半周期延时电路的制作方法

本发明涉及集成电路领域，更具体地涉及一种对输入的差分数字信号进行n个半周期的延迟的半周期延时电路。

背景技术：

在一些特定的集成电路应用中，如高速数据接口电路中，通常需要将数字信号延迟n/2个时钟周期，也即n个半周期的延迟，而实现n个半周期的延迟的模块即为半周期延时电路。

目前，现有技术的半周期延时电路是由n个d触发器级联而成的，如图1所示(以n＝4的情况来举例说明)，该半周期延时电路包括4个d触发器d1、d2、d3、d4。其中，第奇数级d触发器的时钟输入端接时钟信号clkn,第偶数级d触发器的时钟输入端接时钟信号clkp(如图1所示，clkp、clkn为互补的时钟信号)。除最后一级d触发器以外，其余每个d触发器的输出端q均与下一个d触发器的输入端d相连。若当输入信号din在时钟信号clkp上升沿来临时更新，第1级d触发器要在时钟信号clkp的下降沿来临时对输入信号din采样，即在时钟信号clkp上升沿来临后的半个时钟周期(时钟周期指的是clkp,clkn的振荡周期)对输入信号din采样，并输出信号o1。因此输出信号o1实际是对输入信号din延迟半个周期后进行输出，且信号o1在时钟信号clkn的上升沿(等同于clkp的下降沿)来临时更新。由于第2级d触发器在时钟信号clkp的上升沿来临时对信号d1进行采样，因此输出信号d2是在信号o1更新后的半个时钟周期后进行更新，因此信号d2实际上是对信号o1的半个时钟周期的延迟。同理可得，信号o3是信号o2的半周期延迟，信号o4是信号o3的半周期延迟。因此，图1所示的电路结构中，信号o1是对输入信号din的1个半周期延迟，信号o2是对输入信号din的2个半周期延迟，信号o3是对输入信号din的3个半周期延迟，信号o4是对输入信号din的4个半周期延迟，从而该电路实现了对输入信号din进行延迟4个半时钟周期的功能；也即当电路中设置的d触发器为n个时，则可实现对输入信号din进行延迟n个半时钟周期的功能。

现有技术结构中的d触发器电路结构如图2所示。其由5个反相器(inv1、inv2、inv3、inv4、inv5)，4个传输门(t1、t2、t3、t4)所构成。由于每个反相器均是由1个p型mos管、1个n型mos管所构成，传输门同样是由1个p型mos管，1个n型mos管所构成；因此图2所示的d触发器由18个mos管所构成(9个n型mos管，9个p型mos管)。当现有技术的半周期延时电路为n位的延迟电路时，其一共需要18n个mos管(其中还忽略了图1中产生clkp的反相时钟信号clkn的反相器inv0所需要的mos管)。当n取值较大时，整个电路就需要较多的mos管，从而消耗了很大的面积和功耗成本。另外，图2所示的d触发器为单端信号输入输出，单端信号抵抗外界共模干扰(如电源上的不稳定纹波)能力较弱，容易造成信号传输的失真。

因此，有必要提供一种占用面积更小，功耗成本更低且抗干扰能力更强的改进的半周期延时电路克服上述缺陷。

技术实现要素：

本发明的目的是提供一种半周期延时电路，本发明的半周期延时电路减少了所需要使用的场效应管的数量，节省了功耗及芯片占用的面积；同时，增强了抗共模噪声干扰能力。

为实现上述目的，本发明提供了一种半周期延时电路，对输入的数字信号进行n个半周期的延迟，其包括一反相器及n个移位单元，每个所述移位单元均具有两个差分信号输入端入与两个差分信号输出端，且每个所述移位单元还具有两个差分时钟输入端，外部一对差分信号输入第一个所述移位单元的差分输入端，第n个所述移位单元的差分输出端输出延迟后的差分信号，其余各个所述移位单元的差分输出端与差分输入端依次顺序连接；外部一时钟信号输入所述反相器的输入端，所述反相器的输出端输出另一时钟信号，所述外部时钟信号与所述反相器输出的时钟信号形成一对差分时钟信号，所述差分时钟信号分别输入各个所述移位单元的差分时钟输入端；n为大于1的自然数。

较佳地，当输入所述移位单元的两个差分时钟输入端的时钟信号的差值为正时，当前移位单元的差分输入端更新数据。

较佳地，每个所述移位单元具有完全相同的结构特征，均包括五个p型场效应管与五个n型场效应管。

较佳地，每个所述移位单元均包括第一场效应管、第二场效应管、第三场效应管、第四场效应管、第五场效应管、第六场效应管、第七场效应管、第八场效应管、第九场效应管及第十场效应管；所述第一场效应管及第二场效应管的源极均与外部电源连接，所述第一场效应管、第三场效应管、第七场效应管、第九场效应管的漏极及第二场效应管、第十场效应管的栅极共同连接并形成所述移位单元的一差分信号输出端；所述第一场效应管、第九场效应管的栅极及第二场效应管、第四场效应管、第八场效应管、第十场效应管的漏极共同连接并形成所述移位单元的另一差分信号输出端；所述第三场效应管、第七场效应管的栅极共同连接并形成所述移位单元的一差分输入端；所述第四场效应管、第八场效应管的栅极共同连接，并形成所述移位单元的另一差分输入端；所述第三场效应管、第四场效应管的源极均与所述第五场效应管的漏极连接，所述第五场效应管的栅极形成所述移位单元的一时钟输入端，所述第五场效应管的源极接地；所述第六场效应管的源极与外部电源连接，所述第六场效应管的栅极形成所述移位单元的另一时钟输入端，所述第六场效应管的漏极分别与第七场效应管、第八场效应管的源极连接；所述第九场效应管、第十场效应管的源极接地。

较佳地，当输入所述第五场效应管栅极的时钟信号与输入所述第六场效应管栅极的时钟信号的差值为正时，当前移位单元两差分输入端输入的差分信号更新数据。

较佳地，所述第一场效应管、第二场效应管、第六场效应管、第七场效应管及第八场效应管均为p型场效应管；所述第三场效应管、第四场效应管、第五场效应管、第九场效应管及第十场效应管均为n型场效应管。

与现有技术相比，本发明的半周期延时电路由于使用差分输入输出的方式对输入的差分信号进行n个半周期的延迟，增强了信号对于共模干扰的抵抗能力，使得本发明的半周期延时电路具有更强的抗共模噪声干扰的能力；同时本发明的半周期延时电路所需要使用的场效应管更少，因此大大地节省了功耗和芯片面积。

通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明的实施例。

附图说明

图1为现有技术的半周期延时电路的结构图。

图2为现有技术的半周期延时电路中的d触发器的结构图。

图3本发明半周期延时电路的结构图。

图4为本发明半周期延时电路的移位单元的电路结构图。

图5为本发明半周期延时电路的一个实施例的结构图。

图6为图5所示半周期延时电路的波形图。

具体实施方式

现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如上所述，本发明提供了一种半周期延时电路，本发明的半周期延时电路减少了所需要使用的场效应管的数量，节省了功耗及芯片占用的面积；同时，增强了抗共模噪声干扰能力。

请参考图3，图3本发明半周期延时电路的结构图。如图所示，本发明的半周期延时电路对输入的数字信号(dinn、dinp)进行n个半周期的延迟；本发明的半周期延时电路包括一反相器inv0及n个移位单元(移位单元1、2……n)，且n为大于1的自然数，当然在实际使用过程中，n可根据具体情况灵活选择其取值。每个所述移位单元均具有两个差分信号输入端(vin、vip)与两个差分信号输出端(von、vop)，且每个所述移位单元还具有两个差分时钟输入端(ckn、ckp)；外部一对差分信号dinn、dinp输入第一个所述移位单元的差分输入端，第n个所述移位单元的差分输出端(von、vop)输出延迟后的差分信号dnn、dnp；其余各个所述移位单元的差分输出端与差分输入端依次顺序连接(如图3所示)；外部一时钟信号clkp输入所述反相器inv0的输入端，所述反相器inv0的输出端输出另一时钟信号clkn，所述外部时钟信号clkp与所述反相器inv0输出的时钟信号clkn形成一对差分时钟信号，所述差分时钟信号分别输入各个所述移位单元的差分时钟输入端(ckn、ckp)，具体如图3所示。更进一步地，当输入所述移位单元的两个差分时钟输入端的时钟信号的差值为正时，当前移位单元的差分输入端更新数据，也即为ckp-ckn的值为正时，每个所述移位单元的差分输入端(vin、vip)更新数据；也即是，各个所述移位单元在其差分时钟输入端输入的时钟信号发生翻转时，依次使得输入的差分信号进行延迟输出，从而最终实现对输入的差分信号dinp、dinn进行n个半周期的延迟如上所述，本发明的半周期延时电路，采用差分输入输出的方式对输入的差分信号进行n个半周期的延迟，增强了信号对于共模干扰的抵抗能力，使得本发明的半周期延时电路具有更强的抗共模噪声干扰的能力。

做为本发明的优选实施方式，n个所述移位单元具有完全相同的结构特征，且均包括五个p型场效应管与五个n型场效应管。具体地，请再结合参考图4，以其中任意一个移位单元为例进行说明。如图4所示，每个所述移位单元均包括第一场效应管m1、第二场效应管m2、第三场效应管m3、第四场效应管m4、第五场效应管m5、第六场效应管m6、第七场效应管m7、第八场效应管m8、第九场效应管m9及第十场效应管m10；所述第一场效应管m1及第二场效应管m2的源极均与外部电源vdd连接，所述第一场效应管m1、第三场效应管m3、第七场效应管m7、第九场效应管m9的漏极及第二场效应管m2、第十场效应管m10的栅极共同连接并形成所述移位单元的一差分信号输出端vop，以输出一相比前一个移位单元输出信号延迟了半个周期后的差分信号；所述第一场效应管m1、第九场效应管m9的栅极及第二场效应管m2、第四场效应管m4、第八场效应管m8、第十场效应管10的漏极共同连接并形成所述移位单元的另一差分信号输出端von，以输出另一相比前一个移位单元输出信号延迟了半个周期后的差分信号；所述第三场效应管m3、第七场效应管m7的栅极共同连接并形成所述移位单元的一差分输入端vin，从而前一移位单元输出的一差分信号通过该差分输入端vin输入当前移位单元；所述第四场效应管m4、第八场效应管m8的栅极共同连接，并形成所述移位单元的另一差分输入端vip，从而前一移位单元输出的一差分信号通过该差分输入端vip输入当前移位单元；所述第三场效应管m3、第四场效应管m4的源极均与所述第五场效应管m5的漏极连接，所述第五场效应管m5的栅极形成所述移位单元的一时钟输入端ckp，所述第五场效应管m5的源极接地；所述第六场效应管m6的源极与外部电源vdd连接，所述第六场效应管m6的栅极形成所述移位单元的另一时钟输入端ckn，所述第六场效应管m6的漏极分别与第七场效应管m7、第八场效应管m8的源极连接；所述第九场效应管m9、第十场效应管m10的源极接地。其中，在该实施例中，当输入所述第五场效应管m5栅极的时钟信号与输入所述第六场效应管m6栅极的时钟信号的差值为正时，即ckp-ckn为正值时，当前移位单元两差分输入端vin、vip输入的差分信号更新数据。且在本优选实施例中，所述第一场效应管m1、第二场效应管m2、第六场效应管m6、第七场效应管m7及第八场效应管m8均为p型场效应管,所述第三场效应管m3、第四场效应管m4、第五场效应管m5、第九场效应管m9及第十场效应管m10均为n型场效应管。

具体地，所述移位单元的工作过程为：当输入所述时钟信号输入端ckp的时钟信号为高电平，即ckp＝1，且输入所述时钟信号输入端ckn的时钟信号为低电平，即ckn＝0时,第五场效应管m5和第六场效应管m6导通。众所周知地，差分信号输入端有两种情况：vip＝1且vin＝0或vip＝0且vin＝1。在ckp＝1且ckn＝0的情况下，当vip＝1且vin＝0时，由于第五场效应管m5与第七场效应管m7均导通,第七场效应管m7的漏极电压近似等于电源电压vdd(高电平),从而差分输出端vop输出高电平信号。另外由于第七场效应管m7的漏极与第十场效应管m10的栅极相连接，此时第十场效应管m10的栅极电压也近似等于电源电压vdd，而第十场效应管m10导通至地，第十场效应管m10的漏极电压将降为0，则差分信号输出端von输出低电平信号；即vop＝vip＝1,von＝vin＝0。当vip＝0且vin＝1时，第三场效应管m3的栅极电压为高电平，同时第三场效应管m3、第五场效应管m5导通至地，第三场效应管m3的漏极电压将近似降为0，即vop＝0,第二场效应管m2的栅极电压与vop相同为低电平；而第二场效应管m2导通至电源vdd,第二场效应管m2的漏极电压升为高电平，von＝1,此时vop＝vip＝0,von＝vin＝1。因此可以得出，当ckp＝1且ckn＝0时，无论差分输入端vip、vin取值的正负，差分输出端vop、von均能分别等于vip、vin的值。而当输入所述时钟输入端ckp的时钟信号的下降沿来临时(根据ckp,ckn的差分特性，此时ckn的上升沿来临)，第五场效应管m5的栅极电压变为低电平，第六场效应管m6的栅极电压变为高电平，第五场效应管m5、第六场效应管m6截止，切断了第三场效应管m3、第四场效应管m4、第七场效应管m7、第八场效应管m8的信号通路，因此输出信号von、vop不再受输入信号vip,vin的影响。此时，若第五场效应管m5、第六场效应管m6截止前瞬间vop＝1,von＝0，那么第十场效应管m10的栅极为高电平，第十场效应管m10的漏极为低电平,第一场效应管m1的漏极为低电平，使得截止后vop＝1,von＝0。若第五场效应管m5、第六场效应管m6截止前瞬间vop＝0,von＝1，那么第二场效应管m2的栅极为低电平，第二场效应管m2的漏极为高电平，第九场效应管m9的栅极为高电平，使得截止后vop＝0,von＝1。因此可以得出，当ckp＝0(ckn＝1)时，vop,von的值将保持不变且等于ckp下降沿来临时vop,von的取值。

由上述可知，本发明的半周期延时电路所采用的每个移位单元在实现输入信号的半周期延迟的同时，只需要10个场效应管，远小于现有技术的半周期延时电路中的d触发器所需要的18个场效应管；因此本发明的半周期延时电路大大地节省了功耗和芯片面积。

再有，请再结合参考图5与图6，描述本发明的一具体实施例。如图4所示，本实施例的半周期延迟电路由1个反相器inv0以及四个移位单元所构成。每个移位单元均有两个差分信号输入端vip、vin，两个差分信号输出端vop、von，两个差分时钟信号输入端ckp和ckn。反相器inv0主要用于产生输入时钟信号clkp的差分信号clkn(clkn为clkp的反相信号)。每个移位单元的作用是，当其两个差分时钟输入端的时钟信号的差值为正时，所述移位单元的差分输入端更新数据；具体地，当差分时钟输入端ckp为高电平且ckn为低电平时(即差分时钟信号ckp-ckn为正时)，其输出端vop,von跟随输入端vip,vin变化(即vop＝vip,von＝vin),当差分时钟输入端ckp为低电平且ckn为高电平时(即差分信号ckp-ckn为负时)，其输出vop,von保持不变，且其值等于ckp输入端上一个下降沿来临时的值。

下面简述图5所示的半周期延时电路的整体工作原理。设定输入的差分信号dinp，dinn在时钟信号clkp的上升沿来临时更新数据(如图6所示,dinp变化沿与clkp的上升沿之间的间隙delay为信号的传输延时)并且记此时的时刻为t＝0(图6中时刻t＝1,2,3…分别表示clkp的上升沿和下降沿依次所对应的时刻)。在时刻t＝1到t＝2之间,移位单元1的一差分输出端d1p输出的信号跟随输入信号dinp，在t＝2到t＝3之间，差分输出端d1p输出的信号保持为t＝2时刻所对应的dinp的值，即在t＝1到t＝3之间，d1p的值等于dinp在t＝0到t＝2之间的值，相当于对dinp延迟了半个时钟周期。同理可得，移位单元2的一差分输出端d2p输出的信号值为d1p延迟了半个时钟周期的信号值，移位单元3的一差分输出端d3p输出的信号值为d2p延迟了半个时钟周期的信号值，移位单元4的一差分输出端d4p输出的信号值为d3p延迟了半个时钟周期的信号值；同样的，输入差分信号dinn至输出差分信号d4n也类似于上述过程，在此不再赘述。从而本实施例的半周期延时电路实现了对差分输入信号dinp和dinn延迟4个半时钟周期的功能。

以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。