应用于双环路时钟数据恢复电路中的VCO频带切换电路及其环路切换方法与流程

本发明属于微电子芯片设计领域。

背景技术：

时钟数据恢复电路在数据通讯等领域中得到了广泛的应用。时钟数据恢复电路主要分为基于pll结构的时钟数据恢复电路和基于pi结构的时钟数据恢复电路，其中基于pll结构的时钟数据恢复电路又可以分为单环路和双环路。双环路的时钟数据恢复电路包括锁频环路和锁相环路，其中锁频环路包括鉴频鉴相器、电荷泵、低通滤波器、vco(压控振荡器)及其频带切换电路和二选一电路，锁相环路包括vco及其频带切换电路、bbpd、电荷泵、低通滤波器和二选一电路，此外双环路还需要锁定检测电路实现环路的切换，其电路结构非常复杂。

技术实现要素：

本发明是为了解决时钟数据恢复电路的环路切换电路非常复杂的问题，现提供应用于双环路时钟数据恢复电路中的vco频带切换电路及其环路切换方法。

应用于双环路时钟数据恢复电路中的vco频带切换电路，包括：两个时钟计数器、结果比较电路、频带计数器、二输入或门和d触发器；

两个时钟计数器分别用于对参考时钟和vco输出时钟计数，

结果比较电路用于根据两个时钟计数器获得的计数值调整频带计数器输出的频带控制字和d触发器输出的环路选择信号，

当参考时钟的计数值大于vco输出时钟的计数值且结果比较电路输出时钟到来时，结果比较电路控制频带计数器输出的频带控制字增加，

当参考时钟的计数值小于vco输出时钟的计数值且结果比较电路输出时钟到来时，结果比较电路控制频带计数器输出的频带控制字减小，

当参考时钟的计数值等于vco输出时钟的计数值且结果比较电路输出时钟到来时，结果比较电路控制d触发器输出锁相环路选择信号，

结果比较电路的复位信号输出端连接二输入或门的一个信号输入端，频带计数器的复位信号输入端、二输入或门的另一个输入端和d触发器的复位信号输入端同时采集外部输入的复位信号。

应用于双环路时钟数据恢复电路中的vco频带切换电路的环路切换方法，包括锁频锁相切换方法和锁相锁频切换方法，

锁频锁相切换方法是在锁频环路工作状态下进行的，所述方法包括以下步骤：

步骤一：利用两个时钟计数器1分别对参考时钟和vco输出时钟计数，

步骤二：利用结果比较电路2对两个时钟计数器1获得的计数值进行比较，

当参考时钟的计数值大于vco输出时钟的计数值且结果比较电路2输出时钟到来时，结果比较电路2控制频带计数器3输出的频带控制字增加，然后返回步骤一，

当参考时钟的计数值小于vco输出时钟的计数值且结果比较电路2输出时钟到来时，结果比较电路2控制频带计数器3输出的频带控制字减小，然后返回步骤一，

当参考时钟的计数值等于vco输出时钟的计数值且结果比较电路2输出时钟到来时，d触发器5输出控制信号将锁频环路切换为锁相环路，完成锁频锁相切换；

锁相锁频切换方法是在锁相环路工作状态下进行的，所述方法包括以下步骤：

步骤一：利用两个时钟计数器1分别对参考时钟和vco输出时钟计数，

步骤二：利用结果比较电路2对两个时钟计数器1获得的计数值进行比较，

当参考时钟的计数值等于vco输出时钟的计数值且结果比较电路2输出时钟到来时，频带计数器3输出的频带控制字及d触发器5输出控制信号保持不变，然后返回步骤一，

当参考时钟的计数值小于或大于vco输出时钟的计数值且结果比较电路2输出时钟到来时，d触发器5输出控制信号将锁相环路切换为锁频环路，完成锁相锁频切换。

为了降低现有时钟数据恢复电路的环路切换电路的复杂程度，本申请由vco的频带切换电路实现环路切换的功能，这样便省去了锁定检测电路，而且本发明在vco的频带锁定后便实现环路切换，而与vco的控制电压无关，因此鉴频鉴相器和电荷泵也可以省去，只在锁相环路中调整vco的控制电压。本发明的锁频环路只包含vco及其频带切换电路和二选一电路，可以在生成vco的频带控制字的同时生成环路切换信号，兼具锁定检测电路的功能，可以省去锁定检测电路，有效的降低了电路复杂程度。同时，频带切换电路通过计数器对2个时钟计数，通过计数值比较2个时钟的频率，进而对频带进行调整。本发明将多位数的比较简化为了1位数，进一步降低电路的复杂程度。

附图说明

图1为具体实施方式一所述的vco频带切换电路的结构示意图；

图2为具体实施方式二所述的结果比较电路的结构示意图；

图3为本发明所述的vco频带切换电路应用于双环路时钟数据恢复电路的示意图；

图4是频带切换电路的仿真结果曲线图。

具体实施方式

具体实施方式一：参照图1具体说明本实施方式，本实施方式所述的应用于双环路时钟数据恢复电路中的vco频带切换电路，包括：两个时钟计数器1、结果比较电路2、频带计数器3、二输入或门4和d触发器5；

两个时钟计数器1分别用于对参考时钟clk_ref和vco输出时钟clk计数，输出的计数值分别记做a[0:n-1]和b[0:n-1]，其中n为时钟计数器1的位数，

结果比较电路2用于根据两个时钟计数器1获得的计数值调整频带计数器3输出的频带控制字和d触发器5输出的环路选择信号，具体的：

结果比较电路2的up信号输出端连接频带计数器3的up信号输入端，结果比较电路2的down信号输出端连接频带计数器3的down信号输入端，结果比较电路2的equal信号输出端连接d触发器5的d输入端，结果比较电路2的clk_band时钟信号输出端同时连接频带计数器3的时钟信号输入端和d触发器5的时钟输入端，结果比较电路2的rst_comp复位信号输出端连接二输入或门4的一个信号输入端，up信号输出端、down信号输出端和equal信号输出端统称为结果比较电路2的比较结果信号输出端，

当参考时钟clk_ref的计数值大于vco输出时钟clk的计数值且clk_band时钟到来时，up信号输出端输出“1”，频带计数器3输出的频带控制字s[0:m-1]增加，其中m为频带计数器的位数，

当参考时钟clk_ref的计数值小于vco输出时钟clk的计数值且clk_band时钟到来时，down信号输出端输出“1”，频带计数器3输出的频带控制字s[0:m-1]减小，

当参考时钟clk_ref的计数值等于vco输出时钟clk的计数值且clk_band时钟到来时，d触发器5输出lock信号为“1”，lockn信号为“0”，即：d触发器5输出锁相环路选择信号，将锁频环路切换为锁相环路，

上述clk_band时钟为结果比较电路2输出时钟，

频带计数器3的rst复位信号输入端、二输入或门4的另一个输入端和d触发器5的rst复位信号输入端同时采集rst复位信号，频带计数器3采集到rst复位信号时，对其输出的频带控制字复位，二输入或门4将其采集的rst复位信号与结果比较电路2输出的rst_comp复位信号进行“或”操作，输出的rst_counter复位信号用于对两个时钟计数器1进行复位，d触发器5采集到rst复位信号时，d触发器5复位并输出lock信号为“0”，lockn信号为“1”，锁相环路切换为锁频环路，rst复位信号为外部输入的复位信号，外部输入的复位信号直接控制整个电路的复位。

实际操作中，如图3所示，频带计数器3的频带控制字输出端与vco的频带控制字输入端连接，实现多频带vco的频带调节，d触发器5的lock信号输出端和lockn信号输出端分别与二选一电路的正向控制端和反向控制端连接，实现锁相环路和锁频环路之间的切换。

具体实施方式二：参照图2具体说明本实施方式，本实施方式是对具体实施方式一所述的应用于双环路时钟数据恢复电路中的vco频带切换电路作进一步说明，本实施方式中，结果比较电路2包括：2个n-1输入或门21、2个子d触发器22、比较器23、采样信号及复位信号生成电路24和反相器延时链25；

2个n-1输入或门21分别用于采集两个时钟计数器1的n-1位计数值a[0:n-2]和b[0:n-2]，2个n-1输入或门21的输出端分别连接2个子d触发器22的d输入端，比较器23用于采集2个子d触发器22的输出信号，

采样信号及复位信号生成电路24用于采集2个n-1输入或门21的输出信号(a和b)和两个时钟计数器1最高位计数值(a[n-1]和b[n-1])，采样信号及复位信号生成电路24的sample采样信号输出端同时连接2个子d触发器22的时钟输入端，采样信号及复位信号生成电路24的rst_comp复位信号输出端连接反相器延时链25的信号输入端并作为结果比较电路2的rst_comp复位信号输出端，比较器23的三个输出端同时作为结果比较电路2的up信号输出端、down信号输出端和equal信号输出端，反相器延时链25的clk_band时钟信号输出端作为结果比较电路2的clk_band时钟信号输出端。

结果比较电路2在两个时钟计数器1的最高位都为变“1”时，对两个时钟计数器1的结果进行比较，此时至少1个时钟计数器1除最高位外，其余位都为“0”，若另一个时钟计数器1的其余位也都为“0”，则两个时钟计数器1的结果相等，否则其余位全为“0”的结果小。将两个时钟计数器1的低位结果经过或门后，可以判断低位是否全为“0”，若或门的输入全为“0”，则输出为“0”，否则为“1”。这样便将多位数的比较转变为了1位数的比较，降低了电路的复杂程度。

结果比较电路2的2个子d触发器22对n-1输入或门21的的输出信号a和b进行采样时，要保证a和b至少一个为“0”，这便需要采样信号及复位信号生成电路24产生合适的sample采样信号，即当两个时钟计数器1的最高位都为“1”时，且或门的输出不全为“1”时，生成sample采样信号，使2个子d触发器22对或门的输出进行采样。

反相器延时链25将rst_comprst_comp复位信号经过足够的延时生成了clk_band时钟信号，使clk_band时钟信号的上升沿在up、down信号到达频带计数器3后才产生。

具体实施方式三：参照图2具体说明本实施方式，本实施方式是对具体实施方式二所述的应用于双环路时钟数据恢复电路中的vco频带切换电路作进一步说明，本实施方式中，采样信号及复位信号生成电路24包括一号与门241、二号与门242和与非门243，

与非门243的两个输入端分别连接2个n-1输入或门21的信号输出端，与非门243的输出端连接二号与门242的一个输入端，

一号与门241用于采集两个时钟计数器1最高位计数值，一号与门241的输出端同时连接二号与门242的另一个输入端和反相器延时链25的信号输入端，并作为采样信号及复位信号生成电路24的rst_comp复位信号输出端，

二号与门242的信号输出端作为采样信号及复位信号生成电路24的sample采样信号输出端。

具体实施方式四：本实施方式所述的应用于双环路时钟数据恢复电路中的vco频带切换电路的环路切换方法，包括锁频锁相切换方法和锁相锁频切换方法；

锁频锁相切换方法是在锁频环路工作状态下进行的，所述方法包括以下步骤：

步骤一：利用两个时钟计数器1分别对参考时钟clk_ref和vco输出时钟clk计数，

步骤二：利用结果比较电路2对两个时钟计数器1获得的计数值进行比较，

当参考时钟clk_ref的计数值大于vco输出时钟clk的计数值且clk_band时钟到来时，up信号输出端输出“1”，频带计数器3输出的频带控制字s[0:m-1]增加，然后返回步骤一，其中m为频带计数器的位数，

当参考时钟clk_ref的计数值小于vco输出时钟clk的计数值且clk_band时钟到来时，down信号输出端输出“1”，频带计数器3输出的频带控制字s[0:m-1]减小，然后返回步骤一，

当参考时钟clk_ref的计数值等于vco输出时钟clk的计数值且clk_band时钟到来时，d触发器5输出lock信号为“1”，lockn信号为“0”，将锁频环路切换为锁相环路，完成锁频锁相切换；

锁相锁频切换方法是在锁相环路工作状态下进行的，所述方法包括以下步骤：

步骤一：利用两个时钟计数器1分别对参考时钟和vco输出时钟计数，

步骤二：利用结果比较电路2对两个时钟计数器1获得的计数值进行比较，

当参考时钟的计数值等于vco输出时钟的计数值且结果比较电路2输出时钟到来时，频带计数器3输出的频带控制字及d触发器5输出控制信号保持不变，然后返回步骤一，

当参考时钟的计数值大于vco输出时钟的计数值且结果比较电路2输出时钟到来时，结果比较电路2控制频带计数器3输出的频带控制字增加，d触发器5输出控制信号将锁相环路切换为锁频环路，完成锁相锁频切换，

当参考时钟的计数值小于vco输出时钟的计数值且结果比较电路2输出时钟到来时，结果比较电路2控制频带计数器3输出的频带控制字减小，d触发器5输出控制信号将锁相环路切换为锁频环路，完成锁相锁频切换。

具体实施方式五：本实施方式是对具体实施方式四所述的应用于双环路时钟数据恢复电路中的vco频带切换电路的环路切换方法作进一步说明，本实施方式中，

还包括复位方法，所述方法为：

向频带计数器3的rst复位信号输入端、二输入或门4的另一个输入端和d触发器5的rst复位信号输入端同时发送rst复位信号，

频带计数器3对其输出的频带控制字复位，

二输入或门4对两个时钟计数器1进行复位，

d触发器5复位并输出lock信号为“0”，lockn信号为“1”，使初始状态为锁频环路工作状态，完成复位。

具体实施方式例：

本实施例的参考时钟的频率为3.125ghz，vco共8个频带，在频带为“011”、控制电压约为580mv时输出3.125ghz的时钟，时钟计数器为7位，频带计数器为3位，电源电压为1.2v。本实施例如图3所示，因为省去了锁频环路中的鉴频鉴相器和电荷泵，由电阻分压电路提供锁频阶段的vco控制电压。仿真结果如图4所示。

初始状态：两个时钟计数器1、频带计数器3和d触发器5复位后的状态为初始状态，此时，频带计数器3输出的vco频带控制字s[0:2]为“000”，d触发器5的lock信号为“0”，lockn信号为“1”，锁频环路工作，锁相环路不工作。频带切换电路中的两个时钟计数器1的结果都被复位为0，结果比较电路2的up和down信号也被复位为0。

锁频环路工作时：lock信号为“0”，lockn信号为“1”，每当时钟计数器的最高位a[6]和b[6](图4中的count1[6]和count2[6])都变为1时，up和down信号就根据比较结果变化，vco的频带控制字也产生相应的变化，如图4所示，因为up信号一直为“1”，vco的频带控制字便不断的增加，直到变为“011”为止，此时vco的输出频率接近参考时钟的频率，频带切换电路输出lock信号为“1”，lockn信号为“0”，锁频环路工作完成，锁相环路开始工作。

锁相环路工作时：lock信号为“1”，lockn信号为“0”，此时vco的频带控制字保持“011”不变。

两个时钟计数器1分别用来对参考时钟clk_ref和vco输出时钟clk进行计数；结果比较电路对时钟计数器的结果进行比较，并输出up、down和equal信号，其中up和down信号用来控制频带计数器的加减，equal信号经过d触发器保存后，输出lock和lockn信号，作为频带锁定的信号，同时用来控制cdr环路的切换；频带计数器在时钟到来时，根据输入的up、down信号进行加减操作，输出vco的频带控制字，或门用于得到时钟计数器的复位信号，d触发器则保证了复位后的lock的初始状态为“0”，锁频环路工作。

时钟计数器的位数影响到频率检测的精度：

2ⁿ|tref-tb|≤tref

其中，n为时钟计数器的位数，tref和tb分别为参考时钟和vco时钟的周期。根据vco仿真结果，n取6，又因为计数器需要最高位表示进位，计数器的位数定为7位。

结果比较电路如图2所示，结果比较电路由2个6输入或门接收前级时钟计数器的后6位a[0:5]和b[0:5]，如输入全为0，则输出0，否则输出1；当采样信号到来时，d触发器将结果接收并锁存结果。锁存后的结果经过比较器得到up、down和equal信号。

因为当时钟计数器的最高位a[6]和b[6]都为“1”时，才对两时钟计数器的值进行比较，所以此时其中至少1个计数器的后6位全为“0”。若a[0:5]全为“0”，而b[0:5]不全为“0”，则a<b；若a[0:5]不全为“0”，而b[0:5]全为“0”，则a>b；若a[0:5]全为“0”，而b[0:5]也全为“0”，则a＝b。

采样信号及复位信号生成电路如图2所示。两时钟计数器的最高位经过与门后得到rst_comp信号，因该信号经过的延时比6输入或门的延时短，用该信号作为d触发器的采样时钟将无法得到正确的结果，所以在a[6]和b[6]都为“1”，且两6输入或门的输出a和b不全为“0”时才输出采样信号sample，使d触发器接收数据，这样可以保证接收到的数据至少有1个为“0”；此外，rst_comp信号还用作时钟计数器的复位信号。rst_comp信号经过反相器延时链后输出clk_band作为频带计数器的时钟信号，使up、down信号到达频带计数器之后才提供时钟clk_band。