集成电路的制作方法

文档序号:14443517阅读:227来源:国知局
集成电路的制作方法

技术领域

本公开涉及集成电路领域。



背景技术:

已提出改变集成电路的本体偏置电压以提高性能和/或降低功耗。因为这种技术允许将相对高的偏置电压(例如,从低至-3V到高至+3V)施加到器件的本体,所以向基于SOI(绝缘体上硅)的晶体管技术的转变使得本体偏置成为特别有趣的议题。具体地,将偏置电压施加到每个晶体管器件之下的p型阱或者n型阱(有时被称作背栅极)。这在块状晶体管的情况下与更有限的偏置范围-300mV至+300mV进行比较。

例如,正向本体偏置(FBB)涉及施加正的后向偏置(Back Biasing)电压并且通过增加晶体管的速度来提供提高了的性能。反向本体偏置(RBB)涉及施加负的后向偏置电压并且提供减少的漏电流以及因此降低的功耗。

现有FBB和RBB技术在复杂性方面具有缺点和/或导致针对给定性能水平的相对低的功耗。



技术实现要素:

本公开的实施例的目的是至少部分地解决现有技术中的一种或多种需要。

根据一个方面,提供了一种集成电路,包括:多个电路域,每个电路域包括:多个晶体管器件,该多个晶体管器件定位在p型阱和n型阱之上,这些晶体管器件限定该电路域的一个或多个数据路径;监测电路,该监测电路被适配成用于检测该电路域的这些数据路径中的至少一个数据路径的松弛时间何时降至阈值水平以下并且用于基于该检测在输出线上生成输出信号;以及偏置电路,该偏置电路被适配成用于修改该电路域的该n型和/或p型阱的偏置电压。

根据一个实施例,每个电路域包括电耦合到一起的多个p型阱以及电耦合到一起的多个n型阱。

根据一个实施例,在每个电路域内,该偏置电路耦合至该监测电路的该输出线并且被适配成用于基于该输出信号修改该偏置电压。

根据一个实施例,该多个电路域的这些监测电路的这些输出线耦合至控制电路,并且该控制电路被适配成用于控制每个电路域的该偏置电路以便基于来自每个监测电路的这些输出信号修改这些偏置电压。

根据一个实施例,该偏置电路包括开关,该开关具有耦合至相应电源电压轨的多个输入端以及经由阱接头耦合至该n型或p型阱的输出端,该开关由该输出信号控制以便选择这些电源电压轨中的一个电源电压轨来耦合至该阱接头。

根据一个实施例,该监测电路包括:触发器,该触发器具有耦合至该至少一个数据路径的数据输入端并且接收时钟信号;以及电路,该电路被适配成用于如果在该时钟信号的时钟边沿的第一时间段(d)内发生了该至少一个数据路径中的数据信号的转变则断言该输出信号。

根据一个实施例,这些n型阱和p型阱延伸穿过该多个电路域。

根据一个实施例,绝缘带定位在这些电路域中的第一电路域的一个或多个n型阱与这些电路域中的第二电路域的一个或多个n型阱之间,以及在这些电路域中的该第一电路域的一个或多个p型阱与这些电路域中的该第二电路域的一个或多个p型阱之间。

根据一个实施例,每个电路域包括包围第二导电类型阱的第一导电类型阱。

根据另一个方面,提出了一种方法,包括:由集成电路的多个电路域中的每个电路域中的监测电路检测该电路域中的至少一个数据路径的松弛时间何时降至阈值水平以下并且基于该检测在输出线上生成输出信号,其中,每个电路域包括定位在p型阱和n型阱之上的多个晶体管器件,这些晶体管器件限定该电路域的一个或多个数据路径;以及由每个电路域的偏置电路修改该电路域的该n型和/或p型阱的偏置电压。

附图说明

通过参照附图对以说明性而非限制性方式给出的实施例的以下详细描述,前述及其他特征和优点将变得明显,在附图中:

图1是根据本公开的示例实施例的集成电路的一部分的平面视图;

图2示意性地展示了根据本公开的示例实施例的图1的集成电路的监测电路;

图3是展示了根据示例实施例的图2的电路中的信号的示例的时序图;

图4示意性地展示了根据本公开的示例实施例的偏置电路;

图5A是根据另外的示例实施例的集成电路的一部分的平面视图;

图5B是展示了根据示例实施例的图5A的电路的阱中的电压电平的曲线图;

图6A是根据本公开的另外的示例实施例的集成电路的一部分的平面视图;

图6B是根据示例实施例的图6A的电路的一部分的横截面视图;以及

图7是根据又另外的示例实施例的集成电路的一部分的平面视图。

具体实施方式

贯穿以下描述中,术语“连接”用于指代电路元件之间的直接连接,而术语“耦合”用于指代可能直接的或者可能经由于一个或多个中间元件(比如,电阻器、电容器或晶体管)的连接。术语“大约”用于指代所讨论的值的±10%的容差。

图1是包括电路域102、104、106和108的集成电路100的一部分的平面视图。虽然示例已被展示为具有以二乘二块安排的四个电路域,但是在替代性实施例中,可以具有以任何方式安排的任意多个电路域。

集成电路包括跨器件形成的晶体管器件(图1中未示出),在相应p型阱(P阱)和n型阱(N阱)之上。这些阱在图1中分别标记为P和N,并且例如以行的形式穿过集成电路,这些阱交替地为p型和n型。例如,在一个实施例中,集成电路100具有SOI结构,晶体管形成在被绝缘层从硅衬底中分离开的硅薄膜中。形成阱的p型和n型硅的行形成在此硅衬底中。

每个电路域102至108包括偏置电路110,该偏置电路具有耦合至电路域的N阱之一的阱接头112以及耦合至电路域的P阱之一的另外的阱接头114。偏置电路110例如被适配成用于修改电路域的n型和/或p型阱的偏置电压。

此外,每个电路域102至108例如包括监测电路116,该监测电路被适配成用于检测电路域的数据路径中的至少一个数据路径的松弛时间何时降至阈值水平以下。每个电路域的偏置电路110被适配成用于基于监测电路116执行的检测选取后向偏置电压以施加到电路域的P阱和N阱。

因此,在集成电路100的操作期间,每个电路域102至108中的监测电路116可以检测松弛时间何时降至阈值水平以下,例如由于器件的操作温度的升高、时钟频率的增加和/或电源电压的减小而造成的。作为响应,相应的偏置电路110可以修改受影响的电路域的后向偏置电压以便增加松弛时间。

例如,在每个电路域102至108中,监测电路116的输出端耦合至相应偏置电路110以便控制本体偏置电压的选择。因此,每个电路域具有自激电路,以用于独立于其它电路域修改其后向偏置电压。

替代性地,如图1中的虚线框所表示的,可以提供例如在电路域102至108中的一个电路域中或者在集成电路其他处实现的控制电路118。控制电路118耦合至每个电路域的监测电路116的输出线,并且具有耦合至偏置电路110中的每个偏置电路的输出端以便控制施加偏置电压。因此,集中式方法用于选取有待由每个偏置电路来施加的偏置电压。这可以是例如是有利的,以便避免施加到相邻电路域的后向偏置电压之间的较大电压差,或者以便通过仅允许用相对高的电压对一定数量的电路域进行偏置来限制集成电路的总功耗。

如下文更详细地描述的,电路域是电路的区域,其中,P阱和N阱的偏置电压至少在一定程度上由给定的偏置电路控制。在一些实施例中,每个电路域的P阱电耦合到一起,从而使得它们具有相对统一的偏置电压,并且每个电路域的N阱电耦合到一起,从而使得它们具有相对统一的偏置电压。此外,在一些实施例中,每个电路域的N阱和P阱可以与相邻电路域的那些N阱和P阱电隔离开,从而使得施加到这些P阱和N阱的偏置电压将对相邻电路域的P阱和N阱具有很小的影响或者没有影响。替代性地,P阱和N阱穿过若干电路域可以是连续的,而阱的电阻意味着如果将不同的偏置电压施加到这些域,则在相邻电路域的阱的一部分之间将存在电压梯度。

图2示意性地展示了根据示例实施例的图1的监测电路116的更详细的示例。

监测电路116例如耦合在电路域的关键数据路径中。实际上,关键路径在操作环境变得更具挑战性时最先有时序违反,比如由于时钟频率的增加或者电源电压的减小而造成的。例如,静态时序分析技术可以用于确定电路设计中的关键路径,从而使得可以相应地布置监测电路。

监测电路116例如包括形成关键数据路径的一部分的触发器202,该触发器例如是D型触发器。触发器202由时钟信号CLK进行时钟控制。触发器202的输出信号Q例如耦合至异或门204的一个输入端。耦合至触发器202的输入端的数据线还例如经由延迟电路206耦合至另外的阴影触发器(Shadow Flip-flop)208的数据输入端,该阴影触发器例如也是D型触发器。延迟电路206例如包括串联连接的延迟元件,比如缓冲器。在延迟电路206的输出端处的延迟的信号标记为D’。触发器208由时钟信号CLK进行时钟控制并且生成输出信号Q’,该输出信号例如耦合至异或门204的另一个输入端。

异或门204提供指示关键路径上的松弛时间何时已降至阈值以下的预警信号E。现在将参照图3更详细地对此进行描述。

图3是时序图,展示了时钟信号CLK、数据信号D和D’、以及预警信号E的示例。

在时钟信号CLK的上升沿之前的时间t1内发生了图3的示例中的数据信号D的第一转变。假设在时钟信号CLK的上升沿之前触发器202具有设置时间ts,则松弛时间t松弛等于t1-ts。如果松弛时间降至零以下,则由于不再遵守触发器的设置时间,因此会发生时序违反,并且输出数据会变得不稳定。在图3的第一转变的情况下,此松弛时间t松弛具有比延迟电路206引入的延迟d更长的时长。因此,信号D’的第一转变也遵守触发器208的设置时间ts,该触发器例如具有与触发器202相同的设置时间。因此,当数据利用松弛时间t松弛到达时,信号Q和Q’会有相同的值,并且因此,异或门204的输出端保持在“0”处,这意味着信号E保持为低并且没有预警。

在时钟信号CLK随后的上升沿之前的时间t2内发生了图3的示例中的数据信号D的第二转变。现在,松弛时间t松弛’等于t2-ts,并且具有比延迟电路206引入的延迟d更短的时长。因此,信号D’的第二转变不遵守触发器208的设置时间ts,并且触发器208的输出信号Q’不发生转变。因此,异或门204的输入端处的信号Q和Q’不相等,并且预警信号E被断言。

在一个实施例中,无论预警信号E何时被电路域的监测电路116断言,电路域的偏置电路110都被控制用于增加施加到电路域的N阱和P阱的后向偏置电压。

图4示意性地展示了根据示例实施例的电路域中的一个电路域的偏置电路110。

偏置电路110例如包括各自耦合至具有不同的电压电平的多个电源电压轨的开关电路402和403。

在正常阈值电压(RVT)晶体管的情况下,当不施加本体偏置时,NMOS晶体管的P阱例如被偏置在0V处,并且PMOS晶体管的N阱例如被偏置在电源电压Vdd处。可以将反向本体偏置(RBB)施加到这类晶体管,涉及将本体偏置电压施加到-Vrbb的P阱和/或将本体偏置电压施加到Vdd+Vrbb’的N阱,其中,Vrbb和Vrbb’可以不同。

在低阈值电压(LVT)晶体管(具有翻转的阱)的情况下,当不施加本体偏置时,NMOS晶体管的N阱和PMOS的P阱例如均被偏置在0V处。可以将正向本体偏置(RBB)施加到这类晶体管,涉及将本体偏置电压施加到+Vfbb的N阱和/或将本体偏置电压施加到-Vfbb’的P阱,其中,Vfbb和Vfbb’可以不同。

图4假设了被后向偏置的晶体管为LVT晶体管的情况。

在图4的示例中,开关电路402为耦合至三个电源轨(分别在0V、0.3V和0.6V处)的三路开关。开关电路402具有经由阱接头112耦合至电路域的N阱406的输出端404,该耦合例如由具有将其阳极耦合至输出端404以及其阴极耦合至N阱的二极管来实现。开关电路402例如包括分别耦合在相应电源电压轨与输出端404之间的三个开关408、410和412。当然,在替代性实施例中,可以由另外的电源轨提供附加的电压电平。

在图4的示例中,开关电路403为耦合至三个电源轨(分别在0V、-0.3V和-0.6V处)的三路开关。开关电路403具有经由阱接头114耦合至电路域的P阱416的输出端414,该耦合例如由具有将其阳极耦合至输出端414以及其阴极耦合至P阱的二极管来实现。开关电路403例如包括分别耦合在相应电源电压轨与输出端414之间的三个开关418、420和422。当然,在替代性实施例中,可以由另外的电源轨提供附加的电压电平。

如在图4中所展示的,基于相应监测电路116生成的控制信号,开关电路402和403例如由开关控制电路424控制,以便将开关408至412的电源轨中的一个电源轨耦合至输出端404以及将开关418至422的电源轨中的一个电源轨耦合至输出端414。例如,每次断言监测电路116的输出信号时,开关控制电路424被配置成用于通过控制开关电路402选取更高的偏置电压以及控制开关电路403选取更低(更负)的偏置电压来增大偏置电压Vfbb。

在替代性实施例中,开关电路402和403可以直接由图1的集中式控制电路118生成的控制信号控制。

现在将参照图5A、图5B、图6A、图6B和图7更详细地描述将集成电路细分为电路域。

图5A是其中仅展示了两个电路域102和104的集成电路的一部分的平面视图。在图5A的示例中,电路域102、104被电路区域围绕,这些电路区域不与任何电路域相关联并且例如具有将静态本体偏置电压施加到相应的P阱和N阱的偏置电路506。

每个电路域102、104例如包括如上文所描述的监测电路116和偏置电路110。此外,在每个电路域102、104中例如形成连接点508以将P阱电连接到一起,并且在每个电路域102、104中例如形成连接点510以将N阱电连接到一起。

在图5A的示例中,电路域102、104的N阱延伸到集成电路的其它区域中,并且类似地,电路域102、104的P阱延伸到集成电路的其它区域中。然而,N阱和P阱会具有一定电阻,并且因此每个电路域中的偏置电路110会修改该电路域中的本体偏置电压,而不管周围的P阱和N阱是否连接至静态电压。如现在将参照图5B所描述的,当施加到一个电路域102,104的偏置电压与施加到另一个电路域104,102的偏置电压或者周围的电路区域的静态偏置电压之间存在电压差时,会呈现电压梯度。

图5B是展示了图5A的N阱中的电压电平(并且具体地穿过靠近电路域102的偏置电路110的阱接头和另外的偏置电路506的阱接头沿N阱的A-A’部分的电压)的曲线图。如所展示的,在域102的偏置电路110施加正向本体偏置电压FBB,并且另外的偏置电路506施加接地电压的情况下,N阱中例如存在以相对线性的方式在偏置电路110处的FBB至偏置电路506处的地面之间降低的电压梯度。

图6A是根据替代性实施例的集成电路的一部分的平面视图,在该替代性实施例中,绝缘带用于隔离电路域。在此示例中,电路域102和104被例如垂直于电路域102、104的P阱和N阱的长度行进的衬底带606分离开。N阱和P阱绝缘带例如为可以包括“N阱块”和“P阱块”图案的层掩模,从而使得衬底带606不经受关于衬底中的水平的附加掺杂。衬底例如为p型,因此这个带606也例如为p型。这个带606因此提供电路域102、104的N阱之间的电隔离,并且在电路域102、104的P阱之间引入附加电阻RSUB。衬底带606例如延伸以便还提供电路域106与108之间(以及例如在图6A中未展示的其它电路域之间)的屏蔽。

图6B是图6A的结构的沿电路域102、104的N阱的B-B’部分并穿过衬底带606截取的横截面视图。如所展示的,集成电路例如具有SOI结构,该SOI结构包括形成在绝缘体层614之上的硅层612。绝缘体层614形成在硅衬底616之上,该硅衬底包括形成电路域102的一部分的N阱618以及形成电路域104的一部分的N阱620。这些N阱被衬底带606分离开,该衬底带例如向上延伸到绝缘体层614并且与p型衬底连续的。

图7是根据又另外的示例实施例的集成电路的一部分的平面视图。在图7的示例中,各电路域102、104、106、108的阱702中的一个阱包围相反导电类型的一个或多个另外的阱704、706并且被相反导电类型的阱围绕,以便将电路域彼此隔离。在图7的示例中,阱702为包围P阱704、706的N阱,并且P阱708将每个电路域102、104、106、108的N阱702彼此分离开。当然,在替代性实施例中,电路域中的每个电路域可以包括包围一个或多个N阱的P阱,并且N阱可以将相邻电路域的这些P阱分离开。

在此描述的实施例的优点是可以根据对电路域的具体限制将本体偏置施加到集成电路的不同电路域。这允许有待应用的性能的局部改进,以及具有较少关键路径的集成电路的其它部分中的功耗降低。

因此,已经描述了至少一个说明性实施例,本领域技术人员将容易想到各种更改、修改以及改进。例如,对于本领域技术人员来说将显而易见的是,关于图5A、图5B、图6A、图6B和图7所描述的用于将集成电路细分为电路域的实施例仅仅是一些示例,并且可以使用其他技术。

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