技术特征：
技术总结
本发明公开了一种异步格雷码计数器，包括顺序相连的标志信号产生电路和触发器级联电路。所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端，也连接所述触发器级联电路的第一级D触发器的时钟输入端。所述D触发器包括两个串联的、受控条件相异的锁存器。触发器级联电路实现基本格雷码计数功能。利用本发明给出的电路，可以有效解决同步格雷码计数器面积大功耗高的现象，并与异步二进制计数器相比提高了电路的稳定性和可靠性。
技术研发人员：罗凌子;鲁文高;陈中建;张雅聪
受保护的技术使用者：北京大学（天津滨海）新一代信息技术研究院
技术研发日：2018.01.08
技术公布日：2018.05.18