用于同步非恒定频率开关调节器的锁相回路校准的制作方法

文档序号:17816977发布日期:2019-06-05 21:50
用于同步非恒定频率开关调节器的锁相回路校准的制作方法

本发明一般涉及集成电路,更具体地说,涉及用于同步非恒定频率开关调节器的锁相回路(PLL)校准。



背景技术:

几乎所有电子设备都使用一个或多个电压调节器,以便从诸如电池的电源为其预期的操作提供一个或多个指定的DC电压。在不同类型的电压调节器中,开关电压调节器由于其更高的效率而特别受欢迎。开关电压调节器可以采用开关元件,例如金属氧化物半导体场效应晶体管(MOSFET)和能量存储元件,该能量存储元件包括在源极和负载之间的电感器、变压器或电容器。在开关电压调节器中,可以通过改变开关元件的占空比和/或频率来执行调节,以控制开关电压调节器的输出-输入电压比。

开关稳压器可以是恒定频率或非恒定频率开关调节器。与恒定频率开关调节器相比,非恒定开关调节器具有更快的瞬态响应,并且可以在更低的占空比下工作。非恒定开关调节器可以通过使用可以控制开关元件的导通时间的柔性单触定时器(OST)来实现近似恒定的频率操作。OST的使用使得能够以相当低的占空比操作,允许将高输入电压转换为相对低的输出电压。然而,由于开关调节器中的二阶效应,开关频率仍可能显着变化。

许多应用使用许多参数,例如输入电压(Vin),输出电压(Vout),开关频率等,OST必须能够提供宽范围的脉冲宽度。例如,降压调节器可能需要支持在约25ns至2.5μs范围内的导通时间。利用传统的电压或电流控制的OST支持宽范围的脉冲宽度可能具有挑战性并且可能需要高OST增益。提供高OST增益可能会增加钳工或可能涉及使用大型低通滤波器,这会增加成本。因此,希望以低锁相回路(PLL)闭环增益覆盖广泛的应用。.

发明概述

在一个或多个方面,提供一种用于同步非恒定频率开关调节器的校准电路。校准电路包括:定时器,向开关调节器提供开关脉冲;和锁相回路,包括数字校准电路。数字校准电路可以控制与开关脉冲相关的脉冲宽度。数字校准电路的一个或多个输入信号基于定时器的控制输入信号。数字校准电路可以提供数字输出信号来控制定时器的至少一个参数。

在一个或多个实施例中,通过采用数字校准电路同步开关调节器的方法,包括:基于所述开关调节器的输出,通过相位检测电路产生一个或多个控制信号。该方法还包括基于相位检测电路的产生的控制信号,通过所述数字校准电路设定定时器电路的脉冲宽度。基于参考时钟信号,产生的控制信号可被相位检测电路调节以调节定时器电路的频率。产生的控制信号被调节,直到开关调节器的占空比与参考时钟信号同步。

在一个或多个其他实施例中,电源管理系统包括一个或多个开关调节器和校准电路。校准电路可以使用锁相回路同步开关调节器的至少一个。校准电路包括定时器电路,用于向开关调节器的至少一个提供开关脉冲。数字校准电路可以控制与开关脉冲相关的脉冲宽度。数字校准电路可以接收两个基于定时器电路的控制输入信号的输入信号,并且可以提供数字输出信号以控制定时器电路的至少一个参数。

附图简述

在所附权利要求中阐述了本主题技术的某些特征。然而,出于解释的目的,在以下附图中阐述了本主题技术的若干实施例。

图1是示出根据本主题技术的方面的示例锁相回路(PLL)校准的开关调节器的高级框图。

图2是示出根据本主题技术的方面的PLL校准的开关调节器的示例实现的示意图。

图3是示出根据本主题技术的各方面的使用频率计数器的示例PLL校准的开关调节器的示意图。

图4是示出根据本主题技术的各方面的通过采用数字校准电路来同步开关调节器的示例方法的流程图。

发明详述

在本主题技术的一个或多个方面中,描述了用于同步非恒定频率开关调节器的锁相回路(PLL)校准的方法和配置。本主题技术控制开关调节器(例如降压调节器)的导通时间,使得开关调节器的开关输出信号的相位和频率与参考时钟的相位和频率匹配。数字控制电路将开关的导通时间初始化为与降压调节器的输出和输入电压以及降压调节器的开关频率相关的预定值,并且PLL进行微调以带来相位和频率开关输出信号与参考时钟对准。该主题技术可以支持各种脉冲宽度,以使用低PLL环路增益覆盖各种应用中的一系列参数。例如,所公开的解决方案可以使降压调节器同步,该降压调节器支持范围从15ns到2.5μs的导通时间值。

图1是示出根据本主题技术的各方面的PLL校准的开关调节器100的示例的高级框图。并非所有描绘的组件都可以在所有实现中使用,然而,一个或多个实现可以包括与图中所示的组件不同的组件。在不脱离本文所述的权利要求的精神或范围的情况下,可以对组件的布置和类型进行变化。可以提供附加组件、不同组件或更少组件。

PLL校准开关调节器100是非恒定频率开关调节器,包括校准电路110和开关调节器120。校准电路110可以使开关调节器120与参考时钟信号CLK同步,例如通过匹配具有时钟信号CLK的相位和频率的开关调节器120的开关信号的相位和频率。校准电路110包括数字校准电路114和包括定时器112和相位检测电路116的PLL电路105。定时器112可以是单触定时器(OST),并且相位检测电路116可以包括后跟低通滤波器(LPF)的相位检测器。

开关调节器120可以从DC电压源接收未调节的DC电压并提供经调节的输出电压。在一些实施方式中,开关调节器可以是降压(降压)调节器。在降压调节器中,调节的DC电压的值与未调节的DC电压的值的比率由将开关调节器120耦合到DC电压源的开关的占空比确定。定时器112提供控制开关的ON和OFF时间的开关脉冲119。因此,开关的占空比基于开关脉冲119的定时。数字校准电路114通过将数字输出信号发送到定时器112的节点113来控制定时器112。在一些实施方式中,节点113可以是端口或数字总线。数字校准信号(例如,数字字)控制由定时器112提供的开关脉冲119的脉冲宽度,以基于在一个或多个输入节点108处接收的信号被发送到开关调节器120。

定时器112和相位检测电路116从开关调节器120接收反馈信号122。在一些实施方式中,反馈信号122可以包括占空比信息或频率信息。反馈信号122由定时器112的输入节点117接收,其信号用于触发定时器112。在相位检测电路116,反馈信号122与时钟(CLK)信号进行比较。相位检测电路116产生电压控制信号137,该信号与反馈信号122的相位和CLK信号的相位之间的相位差有关。定时器112在第一控制输入端111接收电压控制信号137,并根据电压控制信号137调节其频率。数字校准电路114使用标准检查在输入节点108处接收的电压控制信号137,并基于通过该标准的电压控制信号137调整数字校准信号115。例如,数字校准电路114可以将电压控制信号137与低限和高限进行比较,并基于比较结果调整数字校准信号115,如本文进一步描述的。在一个或多个实施方式中,数字校准电路114可以使用已知的逐次逼近算法或已知的离散时间滤波器来基于电压控制信号137调整数字校准信号115。

图2是示出根据本主题技术的方面的PLL校准的开关调节器200的示例实现的示意图。并非所有描绘的组件都可以在所有实现中使用,然而,一个或多个实现可以包括与图中所示的组件不同的组件。在不脱离本文所述的权利要求的精神或范围的情况下,可以对组件的布置和类型进行变化。可以提供附加组件、不同组件或更少组件。

PLL校准开关调节器200是非恒定频率开关调节器,包括校准电路210和开关调节器220。校准电路210和开关调节器220是图1的校准电路110和开关调节器120的示例实施方式。校准电路210控制开关调节器220的接通时间,使得开关电路224的输出节点处的开关调节器220的开关输出信号的相位和频率与参考时钟信号235的相位和频率相匹配。

校准电路210包括数字校准电路214、定时器电路(也称为“定时器”)212、相位检测器(PD)230、低通滤波器(LPF)232和比较器240和242。在一个或多个实施方式中,定时器电路212是单触定时器(OST,例如,以单稳态模式操作的555定时器),其在输入节点211处接收输入信号,并在输出节点218处提供具有预定宽度的输出脉冲219。数字校准信号215在节点213处被接收,并且用于调整定时器电路212的输出脉冲219的宽度。定时器电路的定时(例如,频率)由施加到输入节点211(例如,电压控制节点)的信号控制。

PD 230可以将反馈信号222的相位与时钟信号235的相位进行比较,并且基于反馈信号222和时钟信号235的比较相位之间的差异来生成相位误差信号231。LPF 232可以平滑误差信号231以产生电压控制信号237,该电压控制信号237被施加到定时器电路212的电压控制节点211。

在一个或多个实施方式中,数字校准电路214是向上/向下计数器,并且数字校准信号215是数字字(例如,具有4到8位之间)。数字校准电路214可以基于比较器240和242的输出信号调整数字字。比较器240和242可以将电压控制信号237与第一参考电压(REF1,例如Vmin,例如~1V)和第二参考电压(REF2,例如,Vmax,例如~2V)进行比较。例如,当电压控制信号237小于Vmin(例如,REF1)时,OST的频率降低,并且数字校准电路214可以递减数字字以适当地增加OST的脉冲宽度。另一方面,当电压控制信号237高于Vmax(例如,REF2)时,OST的频率增加,并且数字校准电路214可以递增数字字以适当地减小OST的脉冲宽度。在一个或多个实施方式中,数字校准电路214可以使用已知的逐次逼近算法或离散时间滤波器来基于电压控制信号237调整数字校准信号215。在一个或多个实施方式中,数字校准信号215可以控制OST 212的时间偏移、频率偏移或增益。

在一些实施方式中,开关调节器220是但不限于降压(降压)调节器,其具有小于输入DC电源的经调节的输出电压。例如,开关调节器220可以是升压(升压)调节器,其可以提供大于输入DC电源电压的经调节的输出电压。开关调节器220(例如,降压调节器)包括开关电路224、电流感测电路225、电感器L、第一电容器C1、误差放大器226、第二电容器C2和比较器228。开关电路224包括开关S1和S2以及反相器223。开关电路224可以将电流感测电路225的输入连接到输入DC电源电压(例如,VIN)或接地电位,这取决于开关S1和S2的状态。开关S1和S2的状态可以由定时器电路212的输出节点218处的输出脉冲219控制。例如,通过反转其中一个开关的输出脉冲219,可以同时切换开关S1和S2并使它们彼此互补。当输出脉冲219为高时,开关S1闭合并将输入DC电源电压连接到电流检测电路225。另一方面,当输出脉冲219为低时,反相器223将输出脉冲219反相并触发开关S2以闭合并将电流感测电路225连接到地电位。因此,对于开关调节器220,占空比由输出脉冲219设定。电感器L和第一电容器C1通过其已知操作提供开关调节器220的负载电流和调节输出电压VOUT。

误差放大器226是跨导放大器,并且可以基于输出电压VOUT与参考电压(REF)的比较产生输出电流229。输出电流229可以对第二电容器C2充电以提供电压信号230。电压信号230由比较器228与电流感测电路225的电流感测电压221进行比较。反馈信号222基于电压信号230和电流感测电压221的比较由比较器228产生。当电压信号230超过电流感测电压221时,反馈信号222为高。

图3是示出根据本主题技术的各方面的使用频率计数器的示例PLL校准的开关调节器300的示意图。并非所有描绘的组件都可以在所有实现中使用,然而,一个或多个实现可以包括与图中所示的组件不同的组件。在不脱离本文所述的权利要求的精神或范围的情况下,可以对组件的布置和类型进行变化。可以提供附加组件、不同组件或更少组件。

PLL校准开关调节器300是非恒定频率开关调节器,并且包括校准电路310和开关调节器320。校准电路310是图1的校准电路110的示例实施方式。校准电路310控制开关调节器320的ON-时间使得开关调节器120的开关输出信号的相位和频率与参考时钟335的相位和频率匹配。校准电路310包括数字校准电路314,定时器电路(也称为“定时器”)312,PD 330,LPF 332,频率计数器340和342,逻辑“与”门344和346以及逻辑“或”门345。

在一个或多个实施方式中,定时器电路312类似于图2的定时器电路212,并且可以是单触定时器(OST,例如555定时器)。定时器电路312在输入节点(例如,电压控制节点)311处接收输入信号,并在输出节点318处提供具有预定宽度的输出脉冲。数字校准信号315在节点313处被接收,并用于调整定时器电路312的输出脉冲的预定宽度。定时器电路312的频率由施加到电压控制节点311的信号控制。PD 330和LPF 332类似于图2的PD 230和LPF 232。例如,PD 230可以将反馈信号322的相位与时钟信号335的相位进行比较,并且基于反馈信号322和时钟信号335的比较相位的差异来生成相位误差信号331。LPF 332可以使误差信号331平滑以产生电压控制信号337,该电压控制信号337被施加到定时器电路312的电压控制节点311。

在一个或多个实施方式中,数字校准电路314是向上/向下计数器,并且数字校准信号315是数字校准字(例如,具有4到8位之间)。数字校准电路314可以基于AND门344和346的数字输出来调整数字字,这些数字输出基于反馈信号322和时钟信号335的频率,如本文所讨论的。

频率计数器340和342可以测量输入频率(例如时钟信号335的频率(fCLK))和输出频率(例如反馈信号322的频率(fDCL))。频率计数器340和342的各个数字输出耦合到逻辑与门344和346,使得当fCLK大于第一预定值N并且fDCL尚未达到第二预定值M时(M≤N),逻辑与门344触发。换句话说,逻辑AND门344在fCLK比fDCL高(例如,更快)时触发~N/M倍。一旦逻辑AND门344触发,向上/向下计数器递增数字校准信号315(例如,数字校准字)以增加定时器电路312的接通时间。类似地,逻辑AND门346在fDCL比fCLK更高(例如,更快)时触发~N/M倍。一旦逻辑“与”门346触发,则向上/向下计数器递减数字校准信号315(例如,数字校准字)以减少定时器电路312的接通时间。当fDCL和fCLK在彼此的比率(N/M)内时,没有动作,并且PLL的模拟部分(例如,包括PD 330、LPF 332和定时器电路312)被允许在正常操作条件下操作。当频率计数器340或342中的任何一个超过N时,两个频率计数器340或342都由逻辑“或”门345的数字输出复位。在一个或多个实施方式中,数字校准信号315可以控制时间偏移、频率偏移或OST 312的增益。

图4是示出根据本主题技术的各方面的通过采用数字校准电路来同步开关调节器的方法400的流程图。出于解释的目的,这里主要参考图1的PLL校准的开关调节器100来描述方法400。然而,方法400不限于PLL校准的开关调节器100,以及方法400的一个或多个块(或操作)方法可以由PLL校准的开关调节器100的一个或多个其他组件执行。进一步为了说明的目的,这里将示例方法400的块描述为串行或线性发生。然而,示例方法400的多个块可以并行发生。另外,示例方法400的块不需要以所示顺序执行和/或不需要执行示例方法400的一个或多个块。方法400可以仅应用一次(例如,在系统初始化时),重复多次(例如,在操作期间周期性地),或者在操作期间连续应用。

方法400包括基于开关调节器的输出(例如,图1的120)通过相位检测电路(例如,图1的116)生成一个或多个控制信号(例如,图1的137)(410)。方法400还包括通过数字校准电路(例如,图1的114)基于相位检测电路的一个或多个产生的控制信号(例如图1的137)来设置定时器电路(例如,图1的112)的脉冲宽度(420)。可以通过相位检测电路基于参考时钟信号(例如,图1的CLK)来调整一个或多个产生的控制信号,以调整定时器电路的频率(430)。调节一个或多个产生的控制信号,直到开关调节器与参考时钟信号同步。

总之,本主题技术支持用于同步非恒定频率开关调节器的PLL校准。所公开的技术控制降压调节器的接通时间,使得开关输出的相位和频率与参考时钟的相位和频率匹配。本主题技术的校准电路包括用于向开关调节器提供开关脉冲的定时器和包括数字校准电路的锁相回路。数字校准电路可以控制与开关脉冲相关的脉冲宽度。数字校准电路的一个或多个输入信号基于定时器的控制输入信号。数字校准电路可以提供数字输出信号来控制定时器的至少一个参数。

在一个或多个实施方式中,数字校准电路包括上下计数器,数字校准电路的数字输出信号包括数字校准字。当一个或多个输入信号在预定范围内时,数字校准电路可以产生数字输出信号。

在一些实施方式中,锁相回路进一步包括耦合到低通滤波器(LPF)的相位检测器,数字校准电路的一个或多个输入信号是从LPF的输出信号导出的。开关调节器可以是非恒定频率开关调节器,并且开关调节器的反馈信号可以反馈到相位检测器和定时器的输入节点。

在一个或多个实施方式中,数字校准电路可采用逐次逼近算法或离散时间滤波器。

在一些实施方式中,数字校准电路包括一个或多个频率计数器,频率计数器可以直接测量输入频率和输出频率。当输出频率与输入频率的比率达到预定值时,频率计数器可以便于调整数字校准字。

在一个或多个实施方式中,定时器是单触定时器(OST),并且定时器的至少一个参数是OST的时间偏移、频率偏移或增益。

提供先前的描述是为了使所属领域的技术人员能够实践本文中所描述的各种方面。对于本领域技术人员来说,对这些方面的各种修改是显而易见的,并且这里定义的一般原理可以应用于其他方面。因此,权利要求不旨在限于本文所示的方面,而是与符合语言权利要求的全部范围一致,其中除非特别说明,否则对单数元素的引用并非旨在表示“一个且仅一个”,而是“一个或多个”。除非另外特别说明,否则术语“一些”是指一个或多个。男性中的代词(例如,他的)包括女性和中性(例如,她和她的),反之亦然。标题和副标题(如果有的话)仅用于方便,并不限制本主题公开。

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