分频器和包括该分频器的收发器的制作方法

文档序号:17816974发布日期:2019-06-05 21:50
分频器和包括该分频器的收发器的制作方法

本申请要求2017年11月28日向韩国知识产权局(KIPO)提交的第 10-2017-0161007号韩国专利申请以及2018年7月5日向KIPO提交的第 10-2018-0078249号韩国专利申请的优先权,其公开通过引用整体并入本文。

技术领域

本发明构思涉及一种分频器和包括该分频器的收发器,更具体地,涉及一种校正占空比的分频器,以及包括该分频器的收发器。



背景技术:

分频器对输入信号的频率进行分频,并生成频率低于输入信号频率的输出信号。例如,分频器是接收输入信号,将其分频并生成输出信号的电路。分频器可以用于时钟生成电路,例如,本地振荡器,锁相环(PLL),频率合成器等,以及包括时钟生成电路的各种集成电路。分频器可以被分类为将频率除以整数N的整数分频器或者将频率除以例如N.5的分数分频器。在整数分频器中,在被施加具有大输出的信号源的射频(RF)收发器中可能发生牵拉效应(pull effect)。在分数分频器中,当向其施加具有大输出的信号源时,可能不会发生拉效应。然而,分数分频器延迟了在分频过程中发生的周期信号和频率杂散,这是一种非预期的频率。

另外,分数分频器通常输出40%或60%的占空比,并且可能不容易应用于需要50%占空比的系统。



技术实现要素:

根据本发明构思的示例性实施例,提供一种分频器,其包括:核心电路,包括第一触发器环路和第二触发器环路,其中,第一触发器环路和第二触发器环路中的每一个对通过触发器的控制端接收的时钟信号的频率进行分频,其中,核心电路被配置为:基于第一触发器环路输出的第一信号和第二触发器环路输出的第二信号输出分频信号,第一信号和第二信号具有相同的分频比和不同的相位,并且通过第一触发器环路和第二触发器环路中的每一个的输入端反馈分频信号;占空比校正电路,接收分频信号并输出通过校正分频信号的占空比而生成的差分输出信号;以及输出电路,输出第一输出信号和第二输出信号,第一输出信号是从差分输出信号放大的信号,第二输出信号是第一输出信号的正交信号。

根据本发明构思的示例性实施例,提供一种分频器,其包括:核心电路,接收时钟信号并输出通过对时钟信号的频率进行分频生成的分频信号;以及占空比校正电路,接收分频信号并根据判决电平输出具有新占空比的差分输出信号,其中,占空比校正电路通过对差分输出信号执行反馈并基于反馈的差分输出信号调整分频信号的边沿斜率,来调整原始占空比使得差分输出信号具有新的占空比。

根据本发明构思的示例性实施例,提供一种收发器,其包括:核心电路,接收时钟信号,输出通过对时钟信号的频率进行分频而生成的分频信号,并且包括第一触发器环路和第二触发器环路,第一触发器环路和第二触发器环路的每一个包括多个触发器;以及占空比校正电路,接收分频信号并输出通过校正分频信号的占空比而生成的差分输出信号。

附图说明

通过参照附图详细描述本发明构思的示例性实施例,将更清楚地理解本发明构思的上述和其他特征,在附图中:

图1是根据本发明构思的示例性实施例的分频器的框图;

图2是根据本发明构思的示例性实施例的分频器的信号的波形图;

图3A和图3B是根据本发明构思的示例性实施例的分频核心电路的电路图;

图4是根据本发明构思的示例性实施例的由分频核心电路输入或输出的信号的时序图;

图5是根据本发明构思的示例性实施例的占空比校正电路的电路图;

图6是根据本发明构思的示例性实施例的由占空比校正电路生成的信号的时序图;

图7A是根据本发明构思的示例性实施例的输出电路的电路图;

图7B是根据本发明构思的示例性实施例的输出电路中包括的逻辑电路的示图;

图8是根据本发明构思的示例性实施例的由输出电路生成的信号的时序图;

图9是根据本发明构思的示例性实施例的输出电路的电路图;

图10是根据本发明构思的示例性实施例的驱动电压控制电路的电路图;

图11是根据本发明构思的示例性实施例的当操作驱动电压控制电路时的延迟时间的曲线图;以及

图12是根据本发明构思的示例性实施例的收发器的框图。

具体实施方式

在下文中,将参照附图详细描述本发明构思的示例性实施例。

图1是根据本发明构思的示例性实施例的分频器的框图。图2是根据本发明构思的示例性实施例的分频器的信号的波形图。

参照图1,分频器(frequency divider)1000可以包括分频(divide)核心电路100,占空比校正电路(duty correction circuit)200和输出电路300。分频核心电路100可以接收时钟信号CLK并输出具有分频的分频信号S_DIV。占空比校正电路200接收分频信号S_DIV,并输出每个都具有校正的占空比的差分输出信号S_DP和S_DN。输出电路300接收差分输出信号S_DP和 S_DN,并输出彼此正交的输出信号S_I,S_IB,S_Q,S_QB。

参照图2,可以基于从压控振荡器VCO输出的信号生成时钟信号CLK。通过将时钟信号CLK的频率除以特定值来计算分频信号S_DIV,并且占空比可以是例如40%或60%。差分输出信号S_DP和S_DN可以包括第一差分输出信号S_DP和第二差分输出信号S_DN,并且差分输出信号S_DP和S_DN 可以是相对于彼此反相的信号。差分输出信号S_DP和S_DN可以通过使用占空比校正电路200来校正分频信号S_DIV的占空比。例如,占空比校正电路200可以将占空比为40%的分频信号S_DIV校正为具有50%的占空比。正交信号可以包括第一输出信号S_I和S_IB以及第二输出信号S_Q和S_QB。第一输出信号S_I和S_IB均具有同相分量。例如,第一输出信号S_I和S_IB 具有与第一差分输出信号S_DP的相位相似的相位。第二输出信号S_Q和 S_QB均具有正交分量。第二输出信号S_Q和S_QB均具有与第一差分输出信号S_DP正交的相位。第一输出信号S_I和S_IB可以包括I信号S_I和IB 信号S_IB,它们之间具有半个周期的间隙(gap)。换句话说,I信号S_I和 IB信号S_IB是相对于彼此反相的信号。第二输出信号S_Q和S_QB还可以包括Q信号S_Q和QB信号S_QB,它们之间具有半个周期的间隙。

再次参照图1,分频核心电路100可以包括多个触发器。多个触发器可以包括第一触发器环路和第二触发器环路。每个触发器环路可以接收时钟信号CLK。例如,第一触发器环路和第二触发器环路可以输出时钟信号CLK 的频率调制信号。由第一触发器环路和第二触发器环路输出的频率调制信号可以具有相同的幅度和不同的相位。换句话,频率调制信号可以以相移形式输出。通过对时钟信号CLK的频率进行分频而生成的分频信号S_DIV可以通过对由第一触发器环路和第二触发器环路输出的频率调制信号求和来输出。

占空比校正电路200可以将分频信号S_DIV的占空比校正为具有特定值。根据本发明构思的示例性实施例,占空比校正电路200可以将分频信号S_DIV 施加到包括电阻器和电容器的初级电路(例如,电阻器-电容器(RC)滤波器)。通过初级电路的分频信号S_DIV具有带有上升时间的初级响应,并且初级响应可以是由于多个反相器的判决电平而具有特定占空比(例如,占空比为50%) 的信号。在这种情况下,包括在初级电路中的电阻器可以是可变电阻器,其由运算放大器的输出电压调整,该运算放大器反馈差分输出信号S_DP和 S_DN并接收差分输出信号S_DP和S_DN。

输出电路300可以接收差分输出信号S_DP和S_DN,并输出彼此正交的第一输出信号S_I和S_IB以及第二输出信号S_Q和S_QB。第一输出信号 S_I和S_IB是与第二输出信号S_Q和S_QB正交的输出信号。

根据本发明构思的示例性实施例,输出电路300接收差分输出信号S_DP 和S_DN,并通过使用仅引起幅度变化的缓冲器输出第一输出信号S_I和S_IB。输出电路300接收差分输出信号S_DP和S_DN,并通过使用缓冲器和相位延迟电路输出分别具有相位延迟90度的第二输出信号S_Q和S_QB。

在这种情况下,输出电路300可以基于第一输出信号S_I和S_IB以及第二输出信号S_Q和S_QB来延迟相位。换句话说,输出电路300可以通过对输出信号执行反馈来控制第二输出信号S_Q和S_QB的延迟相位。根据本发明构思的示例性实施例,接收第一输出信号S_I和S_IB以及第二输出信号 S_Q和S_QB的运算放大器可以向输出电路300中的延迟电路提供对相位进行延迟的延迟控制信号。换句话说,输出电路300可以通过对第一输出信号 S_1和S_IB以及第二输出信号S_Q和S_QB执行反馈来延迟相位。

如下面参照图9和图10所述,输出电路300中的相位延迟可能对温度和电压的变化敏感。为此,可以通过使用包括根据温度变化而变化的电流源的电压控制电路来控制提供给包括在输出电路300中的缓冲器和延迟电路的驱动电压。

上述分频器1000可以基于时钟信号CLK在CMOS电平执行分频,并且可以输出具有校正一次的占空比的正交信号。因此,分频器1000可以提供输出信号S_I,S_IB,S_Q和S_QB,每个输出信号具有50%的占空比,小的频率杂散,并且彼此正交。

图3A和3B是根据本发明构思的示例性实施例的分频核心电路的电路图。

参照图3A,分频核心电路100a可以包括第一触发器环路110a,第二触发器环路120a,多个触发器111a,112a,113a,121a,122a和123a,NAND 门130和反相器140。

根据本发明构思的示例性实施例,第一触发器环路110a和第二触发器环路120a分别包括多个触发器111a至113a和121a至123a。例如,触发器可以是D触发器。触发器111a至113a和121a至123a中的每一个包括用于接收时钟信号CLK的控制端,输入逻辑值的D输入端,以及输出逻辑值的Q 输出端和端。在输入端和输出端处形成的线被称为数据线。

根据触发器的真值表,当控制信号(例如,输入到控制端的CLK为0) 时,无论输入到D输入端的逻辑值如何,控制信号都保持先前的Q或此外,当控制信号为1且输入到D输入端的逻辑值为0时,Q输出逻辑值0,并且输出逻辑值1。另一方面,当控制信号为1且输入到D输入端的逻辑值是1时,Q输出逻辑值1,并且输出逻辑值0。根据本发明构思的示例性实施例,第一触发器环路110a和第二触发器环路120a分别包括多个触发器111a 至113a和121a至123a,并且多个触发器111a至113a和121a至123a中的每一个接收时钟信号CLK或从时钟信号CLK反相的信号。例如,第一触发器环路110a包括用于接收时钟信号CLK的触发器112a,以及分别接收从时钟信号CLK反相的信号的触发器111a和113a。第二触发器环路120a包括每个接收时钟信号CLK的触发器121a和123a以及用于接收从时钟信号CLK反相的信号的触发器122a。换句话说,分频核心电路100a可以通过直接或反相接收时钟信号CLK来执行分频,或者通过在每个触发器处逐步地移位时钟信号CLK来执行分频。

在这种情况下,如图3A所示,时钟信号CLK可以被触发器111a,113a 和122a反相并接收。然而,根据本发明构思的另一示例性实施例,如图3B 所示,时钟信号CLK和时钟反相信号可以施加到分频核心电路100b。

参照图3B,时钟信号CLK和时钟反相信号可以由外部信号源提供。时钟反相信号与时钟信号CLK具有半个周期的相位间隙(phase gap)。换句话说,时钟反相信号相对于时钟信号CLK反相。例如,可以从位于分频核心电路100b外部的外部信号源提供两条信号输入线,并且信号输入线可以分别将时钟信号CLK和时钟反相信号提供给分频核心电路100b。在这种情况下,与图3A不同,包括在核心电路100b中的多个触发器的控制端接收控制信号而没有反相。例如,参照图3B,触发器112b,121b和123b可以接收时钟信号CLK,并且触发器111b,113b和122b可以接收时钟反相信号以下,在触发器环路110a,110b,120a和120b的操作方面,图3A和3B的实施例基本上彼此相同,因此,为了便于说明,将参照图3A的分频核心电路100a来描述触发器。

再次参照图3A,第一触发器环路110a和第二触发器环路120a分别包括相同数量的触发器。根据本发明构思的示例性实施例,第一触发器环路110a 和第二触发器环路120a中的每一个可以包括三个触发器。分频信号S_DIV 通过D端被反馈并输入的第一触发器环路110a的触发器113a可以通过控制端接收从时钟信号CLK反相的信号。分频信号S_DIV通过D端被反馈并输入的第二触发器环路120a的触发器123a可以通过控制端接收时钟信号CLK。在包括在第一触发器环路110a和第二触发器环路120a中的多个触发器111a 至113a和121a至123a中,接收时钟信号CLK的触发器和接收从时钟信号 CLK反相的信号的触发器可以以交替顺序连接到D端或Q端。触发器环路(例如,110a和120a)中的信号输入和输出之间的关系将在图4中详细描述。

图4是根据本发明构思的示例性实施例的由分频核心电路输入或输出的信号的时序图。为了便于说明,将参照图3A中使用的标识符来描述图4。

参照图4,时钟信号CLK是在周期T内重复逻辑低电压和逻辑高电压的电压,并且可以输入到包括在第一触发器环路110a和第二触发器环路120a 中的多个触发器111a至113a和121a至123a的控制端。第一触发器环路110a 和第二触发器环路120a可以通过D端接收分频信号S_DIV,并分别输出QA 信号和QB信号。在这种情况下,如图4所示,QA信号和QB信号中的每一个具有5T的周期,因此,QA信号和QB信号具有相同的分频比。

触发器113a可以通过控制端接收从时钟信号CLK反相的信号,并且通过D输入端接收分频信号S_DIV。根据触发器113a的真值表,可以通过Q 输出端输出QA1信号。换句话说,第一触发器环路110a可以生成QA1信号,其周期为5T,例如,如图4所示的2T+3T。

触发器112a可以通过控制端接收时钟信号CLK,并且通过D输入端接收QA1信号(来自触发器113a),从而通过Q输出端输出QA2信号。换句话说,触发器112a通过控制端接收从时钟信号CLK反相的信号,并且可以通过经由控制端接收时钟信号CLK来输出QA2信号。换句话说,第一触发器环路110a可以生成QA2信号,该QA2信号具有5T作为周期并且与QA1 信号的相位具有0.5T的相位间隙。

在上述生成QA1信号和QA2信号的过程中,通过将从时钟信号CLK反相的信号施加到触发器113a的控制端并将时钟信号CLK施加到可以串联连接到触发器113a的触发器112a的控制端,可以生成其间具有半个周期的相位间隙的信号。

触发器111a可以通过控制端接收从时钟信号CLK反相的信号,并且通过D输入端接收QA2信号(来自触发器112a),从而通过输出端输出QA 信号。换句话说,第一触发器环路110a可以生成QA信号,该QA信号具有 5T作为周期并且具有与通过反相QA2信号生成的信号相差0.5T的相位差。

与第一触发器环路110a类似,第二触发器环路120a也可以接收分频信号S_DIV,并根据触发器操作生成QB1信号,QB2信号和QB信号。

根据本发明构思的示例性实施例,第二触发器环路120a基于时钟信号 CLK生成QB1信号,基于时钟反相信号生成QB2信号,并基于时钟信号 CLK生成QB信号。换句话说,第二触发器环路120a与第一触发器环路110a 的不同之处在于第一触发器环路110a基于时钟反相信号生成QA1信号,基于时钟信号CLK生成QA2信号,并根据时钟反相信号生成QA信号。第一触发器环路110a和第二触发器环路120a具有不同的方法,通过这些方法,时钟信号CLK被施加到多个触发器111a至113a和121a至123a。

因此,取决于时钟信号CLK输入到多个触发器111a至113a和121a至123a的控制端的顺序以及当时钟信号CLK输入到多个触发器111a至113a和 121a至123a时是否被反相,QA1信号和QB1信号,QA2信号和QB2信号以及QA信号和QB信号可以具有相同的分频比和2.5T的相位间隙。

分频核心电路100a可以通过使用分别由第一触发器环路110a和第二触发器环路120a生成的QA信号和QB信号,通过NAND门130和反相器140 生成分频信号S_DIV。分频信号S_DIV可以反馈到第一触发器环路110a和第二触发器环路120a。

参照图4,分频信号S_DIV可以具有2.5T的周期,其是时钟信号CLK 的周期T的2.5倍。另外,由于每个周期的逻辑高电压的比例是40%,因此分频信号S_DIV可以具有40%的占空比。

上述分频核心电路100,100a和100b可以具有少量的触发器,每个触发器包括少量的环路,从而减少频率杂散。与包括许多环路的分频器相比,频率未被精确地分频,因此,目标频率可以与其他频率混合。然而,在根据本发明构思的示例性实施例的分频器中,通过包括分频核心电路,通过使用交替接收时钟信号CLK和时钟反相信号的方法获得具有目标频率的分频信号S_DIV。

图5是根据本发明构思的示例性实施例的占空比校正电路的电路图。图 6是根据本发明构思的示例性实施例的占空比校正电路生成的信号的时序图。

参照图5,占空比校正电路200可以包括运算放大器电路210,晶体管电路220,反相器电路230和差分转换电路240。

根据本发明构思的示例性实施例,占空比校正电路200接收分频信号 S_DIV,并将分频信号S_DIV的占空比校正为目标占空比。例如,当分频信号S_DIV的占空比是40%时,占空比校正电路200可以将占空比校正为50%并输出校正后的占空比。另外,占空比校正电路200可以将均匀信号(unity signal)转换为占空比差分信号(duty differential signal)。

根据本发明构思的示例性实施例,运算放大器电路210可以反馈从占空比校正电路200的输出端输出的第一差分输出信号S_DP和第二差分输出信号S_DN,并接收被反馈的信号。运算放大器电路210可以包括:第一RC滤波器,其包括电阻器R1和电容器C1;以及第二RC滤波器,其包括运算放大器211的输入端和占空比校正电路的输出端之间的电阻器R2和电容器C2。

根据本发明构思的示例性实施例,运算放大器电路210可以接收具有第一电压和第二电压的第一差分输出信号S_DP。在这种情况下,第一差分输出信号S_DP可以具有方波的形式。在运算放大器211的反相输入端(-)处提供的第一RC滤波器可以接收第一差分输出信号S_DP并将第一差分输出信号 S_DP的平均值施加到运算放大器211的反相输入端(-)。

第二差分输出信号S_DN也可以是具有方波形式的电压。在这种情况下,在运算放大器211的非反相输入端(+)处提供的第二RC滤波器可以接收第二差分输出信号S_DN并将第二差分输出信号S_DN的平均值施加到运算放大器211的非反相输入端(+)。

根据本发明构思的示例性实施例,当反相输入和非反相输入彼此不同时,运算放大器211将根据时间改变的控制电压Vctrl施加到晶体管电路220。在这种情况下,由于虚短路的原理,运算放大器211的反相输入和非反相输入趋向反相输入和非反相输入具有同一个平均值的电平。

当反相输入和非反相输入彼此相同时,运算放大器211可以控制控制电压Vctrl具有均匀的恒定值。例如,当第一差分输出信号S_DP和第二差分输出信号S_DN相对于彼此反相时,施加到运算放大器211的输入端的平均值可以彼此相同。当控制电压Vctrl具有恒定值(例如,直流(DC)1.5V)时,停止通过使用运算放大器电路210的占空比校正电路200的反馈环路过程。因此,运算放大器电路210将具有恒定值的均匀控制电压Vctrl施加到晶体管电路220,并以反相形式输出第一差分输出信号S_DP和第二差分输出信号 S_DN。

根据本发明构思的示例性实施例,晶体管电路220可以包括用于接收分频信号S_DIV的第一晶体管M1和可以根据控制电压Vctrl通过使用可变电阻器建模的第二晶体管M2。

第一晶体管M1可以用作共源放大器。例如,第一晶体管M1可以通过栅极端接收分频信号S_DIV,将分频信号S_DIV反相,并且向节点A输出被反相的分频信号S_DIV。在图5中,节点A连接到第一晶体管M1的漏极端。

根据控制电压Vctrl,第二晶体管M2可以校正施加到节点A的电压以具有指数函数形式的响应。换句话说,可以根据基于第一差分输出信号S_DP 和第二差分输出信号S_DN生成的控制电压Vctrl来调整分频信号S_DIV的边沿斜率。边沿斜率是当电压或电流在上升时间或下降时间从第一值变换到第二值时发生的斜率。例如,第二晶体管M2可以是根据控制电压Vctrl而变化的可变电阻器,并且晶体管电路220的第一晶体管M1,第二晶体管M2和寄生电容器Cp可以并行连接到节点A。因此,晶体管电路220可以接收分频信号S_DIV并输出具有基于时间常数的边沿斜率的电压,该时间常数是通过将根据控制电压Vctrl改变的可变电阻器乘以寄生电容器Cp的值来生成的,并且可以调整控制电压Vctrl和边沿斜率,从而调整占空比。

反相器电路230可以从节点A接收电压并将电压输出到节点B。例如,反相器电路230可以包括串联连接的多个反相器,并且可以基于多个反相器的判决电平来调整占空比。

参照图6,分频信号S_DIV可以包括逻辑高电压和逻辑低电压,每个都具有方形形式。晶体管电路220可以接收分频信号S_DIV,通过第一晶体管 M1将分频信号S_DIV反相,并且通过第二晶体管M2和寄生电容器Cp输出分频信号S_DIV,以具有数字指数(numerical index)形式的响应。因此,可以输出电压,如图6中所示的节点A的电压图所示。之后,包括在反相器电路230中的每个反相器可以输出低于判决电平的电压作为逻辑低电压,并且可以输出高于判决电平的电压作为逻辑高电压。

例如,在时间点ta,分频信号S_DIV从逻辑高电压变换为逻辑低电压。晶体管电路220可以将分频信号S_DIV反相,调整分频信号S_DIV的边沿斜率,并向节点A输出具有经调整的边沿斜率的分频信号S_DIV。例如,在时间点ta之后和在时间点tb之前,由图6中的节点A指示的信号具有经调整的边沿斜率。时间点tb是反相器的判决电平等于电压电平的时间点。

之后,通过反相器电路230,根据判决电平,可以获得占空比固定为50%的方波。例如,当奇数个反相器包括在反相器电路230中时,晶体管电路220 可以通过节点B输出在时间点tb之前具有逻辑高电压且在时间点tb之后具有逻辑低电压的周期性方波。

在分频信号S_DIV从逻辑低电压变换到逻辑高电压的时间点tc,下降时间可能非常短或不存在。在时间点tc,通过使用公共源极放大器(例如,运算放大器211)操作的第一晶体管M1截止,并且当节点A暂时接地时,节点A的电压可能以阶梯函数的形式下降而没有下降时间。

再次参照图5,差分转换电路240可以将从反相器电路230输入到差分转换电路240的单个信号转换为差分信号并输出转换的差分信号。差分信号可以是第一差分输出信号S_DP和第二差分输出信号S_DN。第一差分输出信号S_DP和第二差分输出信号S_DN中的每一个是具有与另一信号的相位反相180度的相位的信号。根据本发明构思的示例性实施例,差分转换电路240 可以通过使用串联连接的偶数个反相器输出第一差分输出信号S_DP,该第一差分输出信号S_DP具有与分频信号S_DIV的相位相同的相位且具有50%的占空比。另外,差分转换电路240可以通过使用公共栅极放大器和反相器输出第二差分输出信号S_DN,该第二差分输出信号S_DN具有与第一差分输出信号S_DP的相位相反的相位。

图7A是根据本发明构思的示例性实施例的输出电路的电路图。图7B是根据本发明构思的示例性实施例的输出电路中包括的逻辑电路的视图。

参照图7A,输出电路300可以包括输入缓冲器311,多个输出缓冲器,例如,第一输出缓冲器312,第二输出缓冲器313和第三输出缓冲器314,相位延迟电路320和运算放大器电路330。

根据本发明构思的示例性实施例,输出电路300可以通过输入缓冲器311 接收第一差分输出信号S_DP和第二差分输出信号S_DN。第一输出缓冲器 312和第二输出缓冲器313可以分别放大由输入缓冲器311放大的信号,并输出I信号S_I和IB信号S_IB。换句话说,可以通过将第一差分输出信号 S_DP和第二差分输出信号S_DN的相位固定并将幅度放大来输出I信号S_I 和IB信号S_IB。

根据本发明构思的示例性实施例,相位延迟电路320可以基于延迟控制信号DLY CTRL来延迟输入信号的相位。第三输出缓冲器314放大从相位延迟电路320输出的信号,并输出Q信号S_Q和QB信号S_QB。

根据本发明构思的示例性实施例,运算放大器电路330可以基于接收的多个输入信号S_QP,S_QN,S_IP和S_IN输出延迟控制信号DLY CTRL。换句话说,运算放大器电路330可以响应于输入信号S_QP,S_QN,S_IP和 S_IN输出延迟控制信号DLY CTRL。在这种情况下,可以将偏置电路添加到运算放大器331的输出端,并且偏置电路可以根据相位延迟电路320所需的输入重新分配电压,并且将重新分配的电压输入到相位延迟电路320。

由运算放大器电路330接收的多个输入信号S_QP,S_QN,S_IP和S_IN 是通过对由输出电路300输出的多个输出信号S_I,S_IB,S_Q和S_QB执行反馈而生成的信号,将参照图7B描述其细节。

参照图7B,多个NAND门332,333,334和335可以接收由输出电路300输出的多个输出信号S_I,S_IB,S_Q,S_QB,并生成运算放大器电路 330的输入信号S_IP,S_IN,S_QP和S_QN。多个NAND门332至335可以包括在输出电路300中,并且还可以包括在运算放大器电路330中。换句话说,多个NAND门332至335可以包括在运算放大器电路330中包括的第二输出缓冲器313,第三输出缓冲器314和RC滤波器之间。

再次参照图7A,连接到运算放大器331的反相输入端(-)的RC滤波器将由于QP信号S_QP和QN信号S_QN引起的输出施加到运算放大器331 的反相输入端(-)。连接到运算放大器331的非反相输入端(+)的RC滤波器将由于IP信号S_IP和IN信号S_IN引起的输出施加到运算放大器331的非反相输入端(+)。

当QP信号S_QP和QN信号S_QN的平均值以及IP信号S_IP和IN信号S_IN的平均值(通过每个RC滤波器)彼此相等时(换句话说,当运算放大器331的反相输入和非反相输入彼此相等时),运算放大器331输出延迟控制信号DLY CTRL的电压作为常数值。当输出电路300的输出信号是正交信号时,运算放大器331输出延迟控制信号DLY CTRL作为常数值。例如,当 I信号S_I和Q信号S_Q彼此正交,并且IB信号S_IB和QB信号S_QB彼此正交时,输入到运算放大器331的反相输入端(-)和非反相输入端(+) 的电压的平均值彼此相同。

当延迟控制信号DLY CTRL作为常数值被接收时,相位延迟电路320不再执行相位延迟。换句话说,由运算放大器电路330执行的延迟操作被锁定。

图8是根据本发明构思的示例性实施例的由输出电路生成的信号的时序图。为了便于说明,将通过使用图7A和图7B中使用的标识符来描述图8。

参照图8,I信号S_I和IB信号S_IB相对于彼此反相,并且Q信号S_Q 和QB信号S_QB相对于彼此反相。I信号S_I和Q信号S_Q可以相对于彼此正交,并且IB信号S_IB和QB信号S_QB可以相对于彼此正交。换句话说,从输出电路300输出的多个输出信号S_I,S_IB,S_Q和S_QB可以是彼此正交的信号。

输入到运算放大器电路330的多个信号S_IP,S_IN,S_QP和S_QN是通过将从输出电路300输出的多个输出信号S_I,S_IB,S_Q和S_QB施加到 NAND门332至335而获得的信号。通过这样做,与I信号S_I相比,从输出电路300输出的Q信号S_Q延迟90度,并且与IB信号S_IB相比,QB 信号S_QB延迟90度。

例如,通过对I信号S_I和Q信号S_Q的负AND(NAND)操作生成 IP信号S_IP,通过对IB信号S_IB和QB信号S_QB的NAND操作生成IN 信号S_IN,通过对Q信号S_Q和IB信号S_IB的NAND操作生成QP信号 S_QP,并且通过对QB信号S_QB和I信号S_I的NAND操作生成QN信号 S_QN。

图9是根据本发明构思的示例性实施例的输出电路的电路图。

参照图9,输出电路300还可以包括驱动电压控制电路340,并且输出电路300的输出端可以连接到运算放大器电路330的输入端。

根据本发明构思的示例性实施例,驱动电压控制电路340可以根据工艺,电压和温度(PVT)条件,为第一输出缓冲器312,第二输出缓冲器313和第三输出缓冲器314中的至少一个以及相位延迟电路320提供驱动电压。输出电路300中包括的组件的相位可以根据PVT条件容易地改变。

根据本发明构思的另一示例性实施例,驱动电压控制电路340可以放置在输出电路300的外部,并且在这种情况下,驱动电压控制电路340不仅可以控制提供给输出电路300的组件的驱动电压,而且还可以控制提供给分频核心电路100的触发器,占空比校正电路200的运算放大器电路210,反相器电路230和差分转换电路240的驱动电压。

图10是根据本发明构思的示例性实施例的驱动电压控制电路340的电路图。

参照图10,驱动电压控制电路340可以包括电流源341,二极管342,电压调节器343和参考电阻器344。

根据本发明构思的示例性实施例,电流源341可以生成与绝对温度(PTAT) 成比例的电流。PTAT的生成用于控制由于PVT条件中的温度变化而施加到输出电路300的驱动电压。电压调节器343可以例如是低压差(Low Dropout, LDO)调节器。

根据本发明构思的示例性实施例,参考电压Vref节点并行连接到电流源 341和电压调节器343,并且参考电压Vref节点还并联连接到彼此串联连接的二极管342和参考电阻器344。因此,参考电压Vref可由公式1表示如下:

[公式1]

Vref=IPTAT·Rref+2·(Vov+Vth)

在此,Vov和Vth分别表示二极管342的过驱动电压和阈值电压。

根据上述参考电压Vref,电压调节器343可以将根据温度变化的驱动电压提供给相位延迟电路320和第一输出缓冲器312。换句话说,可以通过根据温度变化提供不同电压而不是直接提供电源电压(VDD)来减少由于温度变化引起的相位延迟波动。

图11是根据本发明构思的示例性实施例的当操作驱动电压控制电路时的延迟时间的曲线图。

参照图11,横轴表示用于控制相位延迟电路320的输出电路300中的运算放大器电路330的控制信号DLY CTRL的电压,纵轴表示以皮秒为单位的延迟时间。在驱动电压控制电路340用于占空比校正电路200的情况下,当驱动电压控制电路340向占空比校正电路200的运算放大器电路210提供驱动电压时,横轴可以表示由运算放大器211输出的控制电压Vctrl。

参照图11,曲线图的实线表示当通过驱动电压控制电路340向输出电路 300提供驱动电压时的延迟时间,并且曲线图的虚线表示当向输出电路300 提供电源电压作为驱动电压时的延迟时间。

根据本发明构思的示例性实施例,当驱动电压控制电路340向相位延迟电路320提供驱动电压时,根据-40,50和110的温度变化,由相位延迟电路 320延迟的时间变化减小,因此可以识别误差范围的减小。另一方面,当驱动电压VDD直接施加到相位延迟电路320时,由于温度变化导致延迟时间的强烈波动,因此,相位延迟性能劣化。

图12是用于描述根据本发明构思的示例性实施例的收发器的框图。

参照图12,收发器2000可以包括本地振荡器410,信号源420,混频器 (例如第一混频器431和第二混频器432),加法器440,功率放大器450和天线460。如图12所示,本地振荡器410可以包括分频器1000,滤波器411 和缓冲器412。

本地振荡器410可以基于从信号源420接收的交流信号生成时钟信号 CLK。本地振荡器410调整时钟信号CLK的各种特性,并通过混频器431和 432输出时钟信号CLK。分频器1000可以像图1至图12中描述的各种实施例中的一个那样实现。换句话说,分频器1000接收时钟信号CLK并在分频核心电路100中对时钟信号CLK的频率进行分频,校正占空比校正电路200 中的时钟信号CLK的占空比,并从输出电路300向第一混频器431和第二混频器432输出彼此正交的输出信号S_I,S_IB,S_Q和S_QB。

根据本发明构思的示例性实施例,第一混频器431将基带中的I信号IBB 与第一输出信号S_1和S_IB混频,第二混频器432将基带中的Q信号QBB 与第二输出信号S_Q和S_QB混频,并且第一混频器431和第二混频器432 将混频信号输出到加法器440。在这种情况下,I和Q可以是彼此正交的分量。在加法器440中求和的IQ信号在功率放大器450中被放大,并且经放大的IQ 信号通过天线460输出,作为射频(RF)频带中的频率。

本发明构思的示例性实施例提供了一种分频器,其减少了由于少量触发器环路引起的频率杂散,校正占空比,并输出正交信号,并且提供了包括分频器的收发器。

此外,根据本发明构思的示例性实施例的分频器和包括该分频器的收发器可以在校正占空比和输出正交信号的同时减小牵拉效应和频率杂散。

虽然已经参照本发明的示例性实施例具体示出和描述了本发明构思,但是本领域普通技术人员将理解,在不脱离由所附权利要求限定的本发明构思的范围的情况下,可以进行各种修改。

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