时钟同步电路和异步数据同步电路的制作方法

本申请总体上涉及电子电路，并且在特定实施例中涉及时钟同步设备。

背景技术：

二进制数据可以经由同步或异步传输由发送系统发射到接收系统。当传输为同步时，数据信号和对应的时钟信号被发射到接收系统。当仅发射数据信号时，传输被称为是异步的。

在异步传输的情况下，需要还原(即，恢复)对应于数据信号的时钟信号，以便能够恢复由发送系统发送的确切数据。

然而，提供使得可以快速获得对应于数据信号的频率并且同时消耗很少的能量的用于同步时钟信号的设备是困难的。

技术实现要素：

为解决上述问题，本实用新型提供了时钟同步电路和异步数据同步电路。

一些实施例涉及二进制数据的传输，并且更特别地涉及由接收系统对时钟信号与数据信号进行的同步。在一些实施例中，发射机生成数据信号，接收机接收由发射机异步发射的数据信号，并且接收机通过使用时钟同步电路来恢复与数据信号相关联的时钟。

一个实施例提供了一种时钟同步电路，包括：第一电路，适合于检测数据信号的上升沿和/或下降沿；具有可调频率的时钟信号的发生器；相位比较器，适合于在检测到数据信号的边沿之后将数据信号的边沿与时钟信号的边沿进行比较；以及第二电路，适合于根据来自相位比较器的输出信号来修改时钟信号的频率。

根据一个实施例，第一电路是第一触发器，该第一触发器具有连接到高压轨的数据输入、以及连接到数据信号线的时钟输入。

根据一个实施例，相位比较器包括第二触发器和第三触发器，第二触发器和第三触发器中的每个触发器的数据输入连接到第一电路的输出，第二触发器的时钟输入连接到延迟具有可调频率的时钟信号的电路的输出，第三触发器的时钟输入被连接到同样延迟数据信号的电路的输出，第二触发器和第三触发器的输出被连接到第二电路。

根据一个实施例，相位比较器包括与(AND)门，该与门具有连接到第二触发器和第三触发器的输出的输入。该与门还具有连接到用于重置第二触发器和第三触发器以及第一电路的输入的输出。

根据一个实施例，经延迟的信号被延迟在数据速率的2％与50％之间的持续时间。

根据一个实施例，第一电路适合于检测数据信号的上升沿。在其他的一些实施例中，第一电路适合于检测数据信号的下降沿。

一个实施例提供了一种电子设备，包括：用于发射数据的电路；以及用于接收数据的包括时钟同步电路的电路。

本实用新型的实施例能够在消耗很少能量的情况下快速实现时钟同步。

附图说明

在参考附图以非限制性方式给出的具体实施例的以下描述中将详细地公开这些特征和优点以及其他特征和优点，在附图中：

图1是锁相环的框图；

图2示意性地示出了霍格(Hogge)检测器；

图3是图示了图2的检测器的操作的时序图；

图4示意性地示出了相位比较器的一个实施例；以及

图5A和图5B是示出了包括图4的相位比较器的锁定环的操作的时序图。

具体实施方式

相同的元件在各个附图中由相同的附图标记指定，而且，各个图不是按比例绘制的。为了清楚起见，仅示出并且详述了对于理解所描述的实施例有用的元件。特别地，除相位比较器之外，没有详细描述锁相环的其他元件的操作。

除非另外指明，否则表述“大约”表示在10％内，优选地在5％内。

信号值0和1分别对应于电压的低电平和电压的高电平。

图1示意性地示出了一个锁相环(PLL)示例，该锁相环(PLL)示例允许接收系统将由是PLL的一部分的频率控制振荡器生成的时钟信号CLK与数据信号DATA同步。维基百科网站上的文章“锁相环”中描述了这种电路的一个示例。

该PLL包括相位比较器2(PFD用于“相位频率检测器”)。比较器2接收数据信号DATA和分频时钟信号CLK-div。

相位比较器2提供表示数据信号DATA与时钟信号CLK-div之间的相位差的两个信号UP和DN。例如，当信号UP取值1的持续时间长于信号DN取值1的持续时间时，比较器2检测到正相位差，并且当信号DN取值1的持续时间长于信号UP取值1的持续时间时，比较器2检测到负相位差。

信号UP和DN控制电荷泵(CP)转换器4。转换器的输出电压根据信号UP和信号DN而变化，即根据数据信号DATA与时钟信号CLK-div之间的相位差而变化。更确切地，来自转换器4的输出信号是电压，当信号UP处于1时该电压的值增加，而当信号DN处于1时该电压的值减小。

转换器4的输出被连接到低通滤波器6，使得可以稳定该系统并且过滤存在于来自转换器4的输出信号上的噪声。低通滤波器6的输出VCNTR被施加到压控振荡器(VCO)8的命令输入。

振荡器8提供形成时钟信号CLK的周期信号，时钟信号CLK的频率根据振荡器8的输入信号VCNTR而变化。振荡器的输出通过分频器10(/N)而连接到相位比较器2。分频器10将时钟信号CLK的频率除以大于或等于1的整数N，以便产生相位比较器2的输入时钟信号CLK-div。

如果信号UP和DN相同，则系统是同步的，并且转换器4的输出电压和时钟信号CLK的频率不变。

因此，频率CLK朝向与数据信号的频率相对应的频率收敛。

图2示意性地示出了用作相位比较器2(PFD)的霍格检测器。该检测器包括两个D触发器12和14，每个D触发器具有数据输入D、时钟输入和输出Q，输出Q在时钟信号的每个上升沿处取输入D的值。触发器12在其输入D上接收数据信号DATA，并且在其输入上接收信号CLK-div。触发器14在其输入D上接收来自触发器12的输出信号B，并且在其输入上接收信号CLK-div的反向(inverse)信号。因此，触发器14的输出Q在时钟信号CLK-div的每个下降沿处取输入D的值。

检测器还包括两个异或门16和18。门16的输入分别连接到触发器12的输入D和输出Q。门16的输出形成信号UP。门18的输入分别连接到触发器14的输出和触发器12的输出。来自门18的输出信号形成信号DN。

图3图示了结合图2描述的霍格检测器的操作的时序图。时序图示出了：数据信号DATA、时钟信号CLK-div、来自触发器12的输出信号B、来自触发器14的输出信号A、以及来自相位比较器的输出信号UP和DN。时序图示出了按照时间顺序参考标记为t1-t10的十个值得注意的时间。

如果数据信号DATA对应于值1 1 0 1 0 0，则信号DATA在时间t1与t4之间以及时间t6与t8之间取值1，并且在这些间隔之外取值0。

举例来说，考虑其中信号CLK-div的频率最初小于与数据信号DATA相对应的时钟信号的频率的情况。在时间t2与t3之间、时间t4与t5之间、时间t6与t7之间、时间t8与t9之间以及t10之后，信号CLK-div具有值0。在这些间隔之外，信号CLK-div具有值1。信号B是来自触发器12的输出信号。如果信号DATA在时间t1之前的信号CLK-div的上升沿的时刻处具有值0，则信号B具有值0直到时间t3，时间t3对应于信号CLK-div的第一个上升沿。在时间t3处，信号CLK-div具有上升沿并且信号DATA处于1，并且信号B因此取值1。在时间t5处，信号CLK-div具有上升沿并且信号DATA处于0，并且信号B因此取值0。由于同样的原因，信号B在时间t7处取值1，并且在时间t9处取值0。

信号A是来自触发器14的输出信号。如果信号B在时间t1之前的信号CLK-div的下降沿(未示出)的时刻处具有值0，则信号A具有值0直到时间t4。在时间t4处，信号B具有值1并且信号CLK-div具有下降沿，并且信号A因此取值1。在时间t6处，信号CLK-div具有下降沿，并且信号B处于0，并且信号A因此取值0。出于同样的原因，信号A在时间t8处取值1并且在时间t10处取值0。

信号UP对应于异或门16的输出。当信号DATA和B具有相反的值时，信号UP取值1。因此，在时间t1与t3之间、时间t4与t5之间、时间t6与t7之间、以及时间t8与t9之间，信号UP处于值1，并且在这些间隔之外，信号UP处于值0。

信号DN对应于异或门18的输出。当信号A和B具有相反的值时，信号DN取值1。因此，在时间t3与t4之间、时间t5与t6之间、时间t7与t8之间、以及时间t9与t10之间，信号DN处于值1，并且在这些间隔之外，信号DN处于值0。

信号UP的每个脉冲之后是信号DN的脉冲。控制VCO的电压VCNTR以及因此控制时钟信号CLK-div的频率取决于信号UP的脉冲的持续时间与信号DN的脉冲的持续时间之比而增大或减小。因此，在图3所图示的情况下，信号UP在时间t1与时间t3之间的脉冲长于信号DN在时间t3与时间t4之间的脉冲，并且频率因此被增大而不是减小。时钟信号CLK-div在时间t4之后的频率因此大于在时间t4之前的频率。在所图示的示例中，时钟信号CLK-div在时间t4之后的频率是所寻求的频率，并且信号UP和DN的脉冲因此具有相同的长度。因此，在实现所寻求的频率后，就不会存在频率的变化。

这种比较器的缺点是在于触发器仅由时钟信号CLK-div触发。实际上，如果信号CLK-div的频率接近数据信号DATA的频率，则有可能时钟的所有上升沿对应于数据信号具有相同值的时间。这样的情形可能减慢时钟信号的同步。

此外，霍格检测器使获得具有与对应于发射的数据信号的时钟信号相同的频率的时钟信号是可能的。然而，参考图3所描述的情况示出了可能朝向相对于与发射的数据信号相对应的时钟信号相移π的信号而收敛。因此，获得的结果在π内，这使得确切地确定生成数据信号的时钟信号是不可能的。

图4示意性地示出了相位比较器的一个实施例。图4的相位比较器例如对应于包括在锁相环(诸如参考图1所描述的锁相环)中的相位比较器2。

相位比较器具有三个输入和两个输出。比较器的输入是接收信号INIT的设置输入。当信号INIT具有值1时，比较器2是活动的(active)，并且当信号INIT具有值0时，比较器2是不活动的。比较器的另一输入是接收数据异步信号DATA的数据输入，时钟信号旨在与该数据异步信号DATA同步。比较器的另一输入是接收时钟信号CLK-div的时钟输入，时钟信号CLK-div的频率可以使用PLL来调整。两个输出提供控制转换器4的信号UP和DN。

相位比较器包括三个触发器20、22和24，例如D触发器。每个触发器包括数据输入D、时钟输入C、重置输入RESET和输出Q，在由输入C接收的时钟信号的每个边沿(上升或下降)处输出Q取输入信号的值。

触发器20在其输入D上接收设置信号INIT，并且在其输入C上接收数据信号DATA。触发器20的输出Q连接到其他两个触发器22和24的输入D。触发器22的输入C连接到以延迟Δ来延迟信号CLK-div的电路26的输出。例如，延迟Δ是已知的并且由设计限定。延迟Δ例如在数据速率的2％与50％之间。触发器24的输入C连接到以相同的延迟Δ来延迟信号DATA的电路28的输出。触发器22的输出Q形成比较器的输出UP，而触发器24的输出Q形成比较器的输出DN。触发器22和24的输出Q连接到与逻辑门30的输入。与门的输出连接到三个触发器20、22和24的输入RESET。

图5A和图5B是描述了图4的相位比较器在PLL(诸如参考图1所描述的PLL)中的操作的时序图。更准确地，图5A和图5B描述了数据信号DATA、时钟信号CLK-div、分别与经延迟的数据信号和经延迟的时钟信号相对应的信号C1和C2、分别与由触发器20、22和24的输出Q提供的信号相对应的信号Q1、Q2和Q3的发展，以及描述了用于控制VCO的电压VCNTR和时钟信号CLK的频率fCLK的变化。

图5A的时序图具有按照时间顺序参考标记为t11-t27的十七个值得注意的时间。

在时间t11与t16之间以及时间t20与t26之间，数据信号DATA取值1。数据信号DATA发射逐次值1 0 1 1 0。

时钟信号CLK-div具有值1直到时间t13，然后在时间t17与t19之间以及在时间t21与t25之间具有值1。

信号C1和C2经延迟相同的持续时间Δ的信号DATA和CLK-div。信号C1在时间t14与t18之间以及从时间t22起取值1。信号C2在时间t12与t17之间、时间t19与t21之间以及时间t23与t27之间取值1。

信号Q1是来自触发器20的输出信号。当比较器活动时，信号INIT保持值1恒定。信号Q1因此在信号DATA的第一个边沿处取值1，并且保持该值直到触发器20的输入RESET接收到上升沿。在这种情况下，信号Q1在时间t11与t15之间以及时间t20与t24之间取值1。

为用于转换器4的控制信号UP的信号Q2在信号DATA的上升沿之后的信号C2的第一个上升沿处取值1。当触发器22的输入RESET接收到上升沿时，信号Q2取值0。因此，信号Q2在时间t12与t15之间以及时间t23与t24之间取值1。

为用于转换器4的控制信号DN的信号Q3在信号DATA的上升沿之后的信号C1的第一个上升沿处取值1。当触发器24的输入RESET接收到上升沿时，信号Q3取值0。因此，信号Q3在时间t14与t15之间以及时间t22与t24之间取值1。

在时间t14和t23处，信号Q2和Q3两者均具有值1。与触发器20、22和24的信号RESET相对应的、来自门30的输出信号取值1，并且使得触发器20、22和24重置。时间t14与t15之间以及时间t23与t24之间的持续时间对应于门30的操作持续时间和用于重置触发器的持续时间。

用于控制VCO的电压VCNTR和时钟信号CLK-div的频率fCLK直到时间t12、在时间t14与t22之间以及从时间t23起是恒定的。

在时间t12与t14之间，信号Q2(即，信号UP)处于1，并且信号Q3(即，信号DN)处于0。比较器检测到相位差。电压VCNTR与时钟信号CLK-div的频率fCLK一起增大。

在时间t22与t23之间，信号Q3(即，信号DN)处于1，并且信号Q2(即，信号UP)处于0。电压VCNTR与频率fCLK一起减小。

延迟Δ被选择以使得信号C1的上升沿可能定位于表明检测到数据信号DATA的边沿的信号Q1的上升沿与信号C2的上升沿之间。

图5B的时序图呈现按照时间顺序参考标记为t31-t39的显着时间。

数据信号DATA在时间t31与t35之间以及时间t36与t39之间取值1，并且在这些间隔之外取值0。

时钟信号CLK-div直到时间t32为止具有值1，在时间t32与t35之间具有值0，并且在时间t35之后是与信号DATA相对应的时钟信号。

信号Q1在与信号DATA的上升沿相对应的时间t31和t36处取值1，信号Q2在时间t32和t37处取值1，时间t32和t37与跟随信号DATA的上升沿的信号C2的上升沿相对应，并且信号Q3在时间t33和t37处取值1，时间t33和t37与跟随信号DATA的上升沿的C1的上升沿相对应。在时间t33和t37处，信号Q2和Q3具有值1，这使得触发器20、22和24重置，并且使得信号Q1、Q2和Q3在时间t34和t38处返回到0。

在时间t32与t33之间，信号Q2具有值1并且信号Q3具有值0。电压VCNTR和信号CLK-div的频率fCLK因此增大。在时间t37处，时钟信号和数据信号已经同步，并且信号C1和C2因此同时具有上升沿。信号Q2和Q3同时取值1，这直接使得触发器20、22和24重置。因此，信号CLK-div的频率fCLK朝向不变的频率收敛。

这种实施例的一个优点在于同步持续时间短，例如大约200ns。

这种实施例的一个优点在于没有关于同步的不确定性。

这种实施例的另一优点在于比较器消耗很少的能量。实际上，仅一个触发器由时钟信号的边沿触发，其他触发器由数据信号的边沿触发并且仅在出现有用边沿时被触发。换而言之，触发器中的一些仅在检测到数据流时才被计时。例如，如图4和图5中所示，触发器20在信号DATA从低转变到高(上升沿转变)时被计时。可以实现一些实施例，使得触发器20在信号DATA从高转变到低(下降沿转变)时被计时。

这种实施例的另一优点在于电路对低频噪声显示出很小的灵敏度。

已经描述了具体实施例。本领域技术人员将会想到各种备选方案和修改。特别地，适合于检测数据信号的上升沿的触发器20可以由另外的类似电路替代。

图4、图5A和图5B的实施例使时钟信号与数据信号的上升沿同步。尽管如此，该电路可以很容易适于使时钟信号与数据信号的下降沿或与数据信号的上升和下降沿同步。