一种多通道符合计数方法、装置、符合计数设备及存储介质与流程

本发明属于符合测量技术领域，具体地涉及一种多通道符合计数方法、装置、符合计数设备及存储介质。

背景技术：

符合测量方法最早是由德国物理学家博思提出的，初始用于验证光子和电子在碰撞过程中仍然能够满足动量和能量守恒，但是现在已广泛地应用于宇宙射线、核物理和量子光学等研究领域。例如在核反应实验中，它用来确定反应物的能量分布情况；在核衰变实验中，它用来研究核衰变机制，确定放射性核元素的半衰期。又例如在量子光学实验中，它用于验证光的相干性质、检测纠缠光子对，实现基于纠缠光子的量子密钥分配实验、基于纠缠的单光子源实验以及量子“鬼”成像实验等。

在量子光学研究领域中，多光子纠缠是一种奇特的量子现象，其在研究量子非定域性，量子纠错和量子模拟的研究中都是不可缺少的资源。光子数越多，单个光子的自由度越大，多光子系统处理信息的能力就越强，在最新的实验进展中，十个光子的纠缠得以实现。另一方面，光子也是实现量子计算机的一种很有潜力的媒介，光量子计算机也成为一个很热门的研究方向，尤其是以玻色取样为目的的光量子计算机的计算能力已经超过了早期经典计算机，涉及的光子数达到了5个。在多光子纠缠和光量子计算等光量子信息研究中，都需要对来自多个探测通道的光子信号进行光子统计分析，常见的就是符合计数。

在多光子纠缠实验中，将纠缠这种量子特性转化为我们经验世界能观测的量需要对光子数进行计数统计，由于纠缠是一种多体的过程，所以计数是符合计数。符合计数器的功能是对两个或两个以上脉冲信号之间的符合进行判断和计数。多光子纠缠和光量子计算领域涉及的符合计数技术要求信号输入通道非常多，符合的种类总数非常大并且要对所有的符合情况都要进行计数，与传统技术方案有非常大的不同。

近年来随着光量子信息研究的快速进步，也出现了许多新的多光子符合计数技术，以解决各种新问题。例如中国科学技术大学在2016年的专利申请(cn106525231a，《一种基于可编程逻辑器件的多光子符合计数器》)中，提出了一种通过在现场可编辑门阵列(fieldprogrammablegatearray，fpga)上实现数十个通道，数十兆赫兹事例率，符合种类多，偶然符合1ppm以下，实时读取计数，自动化和可拓展的多光子符合计数器方案，但是由于其是基于硬件的符合，使得更多通道的扩展符合难以实现。

技术实现要素：

为了解决现有符合计数技术存在因是基于硬件的符合，使得更多通道的扩展符合难以实现的问题，本发明目的在于提供一种新型的多通道符合计数方法、装置、符合计数设备及存储介质。

第一方面，本发明提供了一种多通道符合计数方法，包括：

输入单路同步信号及多路探测信号，其中，所述单路同步信号为一路具有固定周期的脉冲信号，所述单路同步信号及所述多路探测信号中的各路探测信号是一一对应地输入多通道的各个通道中；

在所述多通道的各个通道中，分别获取相应信号的脉冲边沿时间标记数据，其中，所述脉冲边沿时间标记数据用于表示从脉冲边沿至参考时刻的时间间隔值，所述脉冲边沿为上边沿或下边沿；

针对所述多路探测信号中的各路探测信号，根据对应的脉冲边沿时间标记数据和所述单路同步信号的脉冲边沿时间标记数据，计算得到对应的脉冲边沿时间差；

针对所述多路探测信号中的各路探测信号，判断对应的脉冲边沿时间差是否介于符合时间窗的预设最小时间值与预设最大时间值之间，若是则生成与该符合时间窗对应的且为“1”的逻辑值，否则生成与该符合时间窗对应的且为“0”的逻辑值，其中，所述符合时间窗中的所述预设最小时间值及所述预设最大时间值分别为以所述单路同步信号的脉冲边沿为参考时刻的预设时间值；

将所述多路探测信号的且与同一符合时间窗对应的所有逻辑值组合成初始符合数据；根据所述初始符合数据和预设符合策略，统计得到符合计数结果。

基于上述发明内容，可以基于时间标签数据与符合时间窗相结合的方法实现支持多通道并行符合的功能，并具有实现原理简单和符合速度较快等优点，利于通过最高单fpga即可实现几百兆及几十通道的符合计数，并利于通过使用扩展方式实现上百通道符合并行处理。

在一个可能的设计中，输入单路同步信号及多路探测信号，包括：

在所述多通道的各个通道中，对相应的单路信号进行时刻鉴别处理、信号放大处理、电平转换处理和/或脉宽调整处理，得到新的单路信号。

在一个可能的设计中，在所述多通道的各个通道中，分别获取相应信号的脉冲边沿时间标记数据，包括：

将单路信号送入一一对应的延时链中进行传输，其中，所述延时链包括有若干个在传输方向上依次串联的延时单元；

通过时钟采样确定所述单路信号的脉冲边沿在所述延时链中的所在延时单元；

根据所述所在延时单元，计算得到从所述单路信号的脉冲边沿到达时至对时钟信号进行下一次周期计数时的时间间隔值；

根据所述时间间隔值，确定与所述单路信号对应的脉冲边沿时间标记数据。

在一个可能的设计中，通过时钟采样确定所述单路信号的脉冲边沿在所述延时链中的所在延时单元，包括：

通过所述时钟信号的上边沿或下边沿来触发获取在所述延时链中所有相邻两延时单元间的当前电平；

将满足如下条件的延时单元确定为所述所在延时单元：当前在先电平与当前在后电平互为高低电平，其中，所述当前在先电平为在该延时单元与在先延时单元之间的当前电平，所述当前在后电平为在该延时单元与在后延时单元之间的当前电平，所述在先延时单元为早于该延时单元传输所述单路信号的上一个延时单元，所述在后延时单元为晚于该延时单元传输所述单路信号的下一个延时单元。

在一个可能的设计中，根据所述所在延时单元，计算得到从所述单路信号的脉冲边沿到达时至对时钟信号进行下一次周期计数时的时间间隔值，包括：

按照如下公式计算得到所述时间间隔值δt：

式中，mod()表示取余函数，k表示所述所在延时单元在所述延时链中的且在传输方向上的延时单元序号，tk表示所述所在延时单元的传输时长，i表示正整数，ti表示在所述延时链中且在传输方向上第i个延时单元的传输时长，τi表示在所述延时链中且在传输方向上从第i个延时单元到第i+1个延时单元的传输时长，t表示所述时钟信号的周期时间。

在一个可能的设计中，在所述多通道的各个通道中，分别获取相应信号的脉冲边沿时间标记数据，包括：

针对所述多通道的各个通道，根据对应通道的预设时间调整值及预设调整方向，延迟/提前调整对应脉冲边沿时间标记数据的输出，以便后续应用为所述多路探测信号统一配置的符合时间窗进行逻辑值的提取。

在一个可能的设计中，在所述多通道的各个通道中，分别获取相应信号的脉冲边沿时间标记数据之后，所述方法还包括：

根据预设选择策略，筛选出与至少一个目标通道对应的脉冲边沿时间标记数据，其中，所述至少一个目标通道被包含在所述多通道中；

根据第一预设封装格式，将所述与至少一个目标通道对应的脉冲边沿时间标记数据封装成第一数据包；

将所述第一数据包送入存储器，以便进行缓冲输出。

在一个可能的设计中，在针对所述多路探测信号中的各路探测信号，根据对应的脉冲边沿时间标记数据和所述单路同步信号的脉冲边沿时间标记数据，计算得到对应的脉冲边沿时间差之后，所述方法还包括：

根据预设选择策略，筛选出与至少一个目标通道对应的脉冲边沿时间差，其中，所述至少一个目标通道被包含在所述多通道中；

根据第二预设封装格式，将所述与至少一个目标通道对应的脉冲边沿时间差封装成第二数据包；

将所述第二数据包送入存储器，以便进行缓冲输出。

在一个可能的设计中，在针对所述多路探测信号中的各路探测信号，根据对应的脉冲边沿时间标记数据和所述单路同步信号的脉冲边沿时间标记数据，计算得到对应的脉冲边沿时间差之后，所述方法还包括：

根据预设选择策略，筛选出与至少一个目标通道对应的脉冲边沿时间差，其中，所述至少一个目标通道被包含在所述多通道中；

针对所述至少一个目标通道中的各个通道，根据对应的脉冲边沿时间差，调整第一写指针及第一读指针的当前指针值为与该脉冲边沿时间差一一对应的指针值，其中，所述第一写指针用于在写入数据时指示在第一读写存储器中的目标存储单元地址，所述第一读指针用于在读出数据时指示在所述第一读写存储器中的目标存储单元地址，所述第一读写存储器为对应配置的且包括有若干存储单元的读写存储器；

针对所述至少一个目标通道中的各个通道，从对应第一读指针指示的存储单元中读取第一计数值，其中，所述第一计数值的初始写入值为零；

针对所述至少一个目标通道中的各个通道，计算对应第一计数值加1，得到新的第一计数值；

针对所述至少一个目标通道中的各个通道，将对应新的第一计数值写入对应第一写指针指示的存储单元中，以便更新存储与脉冲边沿时间差对应的柱状数据。

在一个可能的设计中，所述符合时间窗的数目为多个，并使各个符合时间窗的时间范围与其它符合时间窗的时间范围均不重叠。

在一个可能的设计中，根据所述初始符合数据和预设符合策略，统计得到符合计数结果，包括：

根据预设的第一数据封装格式，将所述初始符合数据封装成第一符合数据包；

将所述第一符合数据包送入存储器，以便在缓冲输出至上位机后，可从所述第一符合数据包中获取所述初始符合数据，然后进一步根据所述预设符合策略，判断本次基于所述符合时间窗所得的初始符合数据是否满足符合计数条件，若满足则使符合计数值自加1，得到符合计数结果，其中，所述符合计数值初始为零。

在一个可能的设计中，根据所述初始符合数据和预设符合策略，统计得到符合计数结果，包括：

根据所述预设符合策略，判断本次基于所述符合时间窗所得的初始符合数据是否满足符合计数条件，得到符合判定结果；

根据预设的第二数据封装格式，将所述符合判定结果封装成第二符合数据包；

将所述第二符合数据包送入存储器，以便在缓冲输出至上位机后，可从所述第二符合数据包中获取所述符合判定结果，然后进一步在所述符合判定结果为满足时，使符合计数值自加1，得到符合计数结果，其中，所述符合计数值初始为零。

在一个可能的设计中，根据所述初始符合数据和预设符合策略，统计得到符合计数结果，包括：

按照所述多路探测信号的通道号从大到小顺序或通道号从小到大顺序，依次排列在本次基于所述符合时间窗所得的初始符合数据中的各个对应逻辑值，得到二进制数值；

根据排列所得的二进制数值，调整第二写指针及第二读指针的当前指针值为与该二进制数值一一对应的指针值，其中，所述第二写指针用于在写入数据时指示在第二读写存储器中的目标存储单元地址，所述第二读指针用于在读出数据时指示在所述第二读写存储器中的目标存储单元地址，所述第二读写存储器为包括有若干存储单元的读写存储器；

从所述第二读指针指示的存储单元中读取第二计数值，其中，所述第二计数值的初始写入值为零；

计算所述第二计数值加1，得到新的第二计数值；

将所述新的第二计数值写入所述第二写指针指示的存储单元中，以便更新存储与所述二进制数值对应的柱状数据，进一步便于上位机读取并叠加计算目标二进制数值的柱状数据，得到作为所述符合计数结果的符合计数值，其中，所述目标二进制数值为根据所述预设符合策略判定满足符合计数条件的二进制数值。

第二方面，本发明提供了一种多通道符合计数装置，包括有信号输入模块、时间标记模块、时差计算模块、符合判断模块、数据组合模块和符合计数模块；

所述信号输入模块，用于输入单路同步信号及多路探测信号，其中，所述单路同步信号为一路具有固定周期的脉冲信号，所述单路同步信号及所述多路探测信号中的各路探测信号是一一对应地输入多通道的各个通道中；

所述时间标记模块，通信连接所述信号输入模块，用于在所述多通道的各个通道中，分别获取相应信号的脉冲边沿时间标记数据，其中，所述脉冲边沿时间标记数据用于表示从脉冲边沿至参考时刻的时间间隔值，所述脉冲边沿为上边沿或下边沿；

所述时差计算模块，通信连接所述时间标记模块，用于针对所述多路探测信号中的各路探测信号，根据对应的脉冲边沿时间标记数据和所述单路同步信号的脉冲边沿时间标记数据，计算得到对应的脉冲边沿时间差；

所述符合判断模块，通信连接所述时差计算模块，用于针对所述多路探测信号中的各路探测信号，判断对应的脉冲边沿时间差是否介于符合时间窗的预设最小时间值与预设最大时间值之间，若是则生成与该符合时间窗对应的且为“1”的逻辑值，否则生成与该符合时间窗对应的且为“0”的逻辑值，其中，所述符合时间窗中的所述预设最小时间值及所述预设最大时间值分别为以所述单路同步信号的脉冲边沿为参考时刻的预设时间值；

所述数据组合模块，通信连接所述符合判断模块，用于将所述多路探测信号的且与同一符合时间窗对应的所有逻辑值组合成初始符合数据；

所述符合计数模块，通信连接所述数据组合模块，用于根据所述初始符合数据和预设符合策略，统计得到符合计数结果。

第三方面，本发明提供了一种符合计数设备，包括有依次通信连接的存储器、处理器和收发器，其中，所述存储器用于存储计算机程序，所述收发器用于输入信号和输出数据，所述处理器用于读取所述计算机程序，执行如第一方面或第一方面中任意一种可能设计所述的多通道符合计数方法。

第四方面，本发明提供了一种存储介质，所述存储介质上存储有指令，当所述指令在符合计数设备上运行时，执行如上第一方面或第一方面中任意一种可能设计的所述多通道符合计数方法。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的多通道符合计数方法的流程示意图。

图2是本发明提供的基于延时链获取时间间隔值的电路结构示意图。

图3是本发明提供的关于不同脉冲边沿时间差的柱状数据分布示例图。

图4是本发明提供的基于符合时间窗获取初始符合数据的示例图。

图5是本发明提供的关于不同二进制数值的柱状数据分布示例图。

图6是本发明提供的多通道符合计数装置的结构示意图。

图7是本发明提供的符合计数设备的结构示意图。

具体实施方式

下面结合附图及具体实施例来对本发明作进一步阐述。在此需要说明的是，对于这些实施例方式的说明虽然是用于帮助理解本发明，但并不构成对本发明的限定。本文公开的特定结构和功能细节仅用于描述本发明示例的实施例。然而，可用很多备选的形式来体现本发明，并且不应当理解为本发明限制在本文阐述的实施例中。

应当理解，尽管本文可能使用术语第一、第二等等来描述各种单元，但是这些单元不应当受到这些术语的限制。这些术语仅用于区分一个单元和另一个单元。例如可以将第一单元称作第二单元,并且类似地可以将第二单元称作第一单元，同时不脱离本发明示例的实施例的范围。

应当理解，对于本文中可能出现的术语“和/或”，其仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，单独存在b，同时存在a和b三种情况；对于本文中可能出现的术语“/和”，其是描述另一种关联对象关系，表示可以存在两种关系，例如，a/和b，可以表示：单独存在a，单独存在a和b两种情况；另外，对于本文中可能出现的字符“/”，一般表示前后关联对象是一种“或”关系。

应当理解，在本文中若将单元称作与另一个单元“连接”、“相连”或“耦合”时，它可以与另一个单元直相连接或耦合，或中间单元可以存在。相対地，在本文中若将单元称作与另一个单元“直接相连”或“直接耦合”时，表示不存在中间单元。另外，应当以类似方式来解释用于描述单元之间的关系的其他单词(例如，“在……之间”对“直接在……之间”,“相邻”对“直接相邻”等等)。

应当理解，本文使用的术语仅用于描述特定实施例，并不意在限制本发明示例的实施例。若本文所使用的，单数形式“一”、“一个”以及“该”意在包括复数形式，除非上下文明确指示相反意思。还应当理解，若术语“包括”、“包括了”、“包含”和/或“包含了”在本文中被使用时,指定所声明的特征、整数、步骤、操作、单元和/或组件的存在性,并且不排除一个或多个其他特征、数量、步骤、操作、单元、组件和/或他们的组合存在性或增加。

应当理解，还应当注意到在一些备选可能设计中，所出现的功能/动作可能与附图出现的顺序不同。例如,取决于所涉及的功能/动作,实际上可以实质上并发地执行,或者有时可以以相反的顺序来执行连续示出的两个图。

应当理解，在下面的描述中提供了特定的细节,以便于对示例实施例的完全理解。然而,本领域普通技术人员应当理解可以在没有这些特定细节的情况下实现示例实施例。例如可以在框图中示出系统，以避免用不必要的细节来使得示例不清楚。在其他实例中，可以不以非必要的细节来示出众所周知的过程、结构和技术，以避免使得示例实施例不清楚。

如图1所示，本实施例第一方面提供的所述多通道符合计数方法，可以但不限于适用于由具有如下硬件结构的符合计数设备执行：即具有单路同步信号输入端、多路探测信号输入端、时钟信号发生器、基于fgpa/dsp(digitalsignalprocessing，数字信号处理)等的延时链的时间数字转换器(timetodigitalconvert，tdc)、存储器(例如双倍速率同步动态随机存储器ddr、先进先出存储器fifo和随机存取存储器ram，等等)、数据总线和基于通用串行总线usb/网口等控制器的数据输出端等硬件结构。所述多通道符合计数方法，可以但不限于包括有如下步骤s1～s6。

s1.输入单路同步信号及多路探测信号，其中，所述单路同步信号为一路具有固定周期的脉冲信号，所述单路同步信号及所述多路探测信号中的各路探测信号是一一对应地输入多通道的各个通道中。

在所述步骤s1中，所述多路探测信号可以但不限于为探测光子而得的离散脉冲信号(即当探测到有光子时，会对应产生有一个脉冲)；所述多路探测信号中的各路探测信号的频率可达ghz以上；若所述多通道输入端(即包括所述单路同步信号输入端和所述多路探测信号输入端)使用高速io口或者lvds(low-voltagedifferentialsignaling，低电压差分信号)接口等专用接口，还可以支持更高频率的同步信号及探测信号输入。由于输入的脉冲信号为原始模拟信号，因此在输入时有必要进行如下的预处理：在所述多通道的各个通道中，对相应的单路信号进行但不限于时刻鉴别处理、信号放大处理、电平转换处理和/或脉宽调整处理，得到新的单路信号。前述的时刻鉴别处理、信号放大处理、电平转换处理和脉宽调整处理等均为现有的常规信号处理方式，可基于现有预处理电路实现对应的处理功能，例如现有的时刻鉴别电路、信号放大电路、电平转换电路和/或脉宽调整电路等预处理电路，这些预处理电路可以与后续步骤的执行电路布置在同一电路板上(例如都布置在一个fpga电路板上)，也可以布置在不同电路板上(例如将预处理电路布置在独立于fpga电路板的一个子电路板上)。

s2.在所述多通道的各个通道中，分别获取相应信号的脉冲边沿时间标记数据，其中，所述脉冲边沿时间标记数据用于表示从脉冲边沿至参考时刻的时间间隔值，所述脉冲边沿为上边沿或下边沿。

在所述步骤s2中，所述脉冲边沿一般采用上边沿。优选的，在所述多通道的各个通道中，分别获取相应信号的脉冲边沿时间标记数据，包括但不限于有如下步骤s21～s24。

s21.将单路信号送入一一对应的延时链中进行传输，其中，所述延时链包括有若干个在传输方向上依次串联的延时单元。

在所述步骤s21中，如图2所示，所述延时链包括有x个延时单元，其中，x为自然数；每个延时单元可具有相同的或不同的固定传输时长，每相邻两延时单元间也可以具有相同或不同的固定传输时长(当然也可以默认为零，即没有信号传输延迟)。

s22.通过时钟采样确定所述单路信号的脉冲边沿在所述延时链中的所在延时单元。

在所述步骤s22中，优选的，可以但不限于按照如下步骤s221～s222确定所述所在延时单元。

s221.通过所述时钟信号的上边沿或下边沿来触发获取在所述延时链中所有相邻两延时单元间的当前电平。

在所述步骤s221中，如图2所示，可通过图中布置的x个触发器(具体为上边沿触发器或下边沿触发器)来触发获取在所述延时链中所有相邻两延时单元间的当前电平，即若所述触发器的输出电平为低电平(即数字“0”)，则对应的当前电平为低电平；而若所述触发器的输出电平为高电平(即数字“1”)，则对应的当前电平为高电平。

s222.将满足如下条件的延时单元确定为所述所在延时单元：当前在先电平与当前在后电平互为高低电平，其中，所述当前在先电平为在该延时单元与在先延时单元之间的当前电平，所述当前在后电平为在该延时单元与在后延时单元之间的当前电平，所述在先延时单元为早于该延时单元传输所述单路信号的上一个延时单元，所述在后延时单元为晚于该延时单元传输所述单路信号的下一个延时单元。

在所述步骤s222中，如图2所示，举例的，在依次连续串联的延时单元1、延时单元2和延时单元3中，针对延时单元2，所述在先延时单元为延时单元1，所述在后延时单元为延时单元3，由于在延时单元1与延时单元2之间的当前电平为低电平(即为数字“0”)，同时在延时单元2与延时单元3之间的当前电平为高电平(即为数字“1”)，因此所述当前在先电平与所述当前在后电平互为高低电平，可确定延时单元2即为所述所在延时单元。

s23.根据所述所在延时单元，计算得到从所述单路信号的脉冲边沿到达时至对时钟信号进行下一次周期计数时的时间间隔值。

在所述步骤s23中，所述时钟信号可由符合计数设备本地的所述时钟信号发生器产生，其信号周期需要远小于所述脉冲信号的固定周期，因此其频率可高达1000ghz以上。优选的，可以但不限于按照如下公式计算得到所述时间间隔值δt：

式中，mod()表示取余函数，k表示所述所在延时单元在所述延时链中的且在传输方向上的延时单元序号，tk表示所述所在延时单元的传输时长，i表示正整数，ti表示在所述延时链中且在传输方向上第i个延时单元的传输时长，τi表示在所述延时链中且在传输方向上从第i个延时单元到第i+1个延时单元的传输时长，t表示所述时钟信号的周期时间。

s24.根据所述时间间隔值，确定与所述单路信号对应的脉冲边沿时间标记数据。

在所述步骤s24中，所述时间间隔值具体可作为所述脉冲边沿时间标记数据中的唯一参数或参数之一，即当所述时间间隔值具体作为所述脉冲边沿时间标记数据中参数之一的细时间值时，所述脉冲边沿时间标记数据还可以包含有另一个参数——粗时间值(此处术语“粗”与所述细时间值中的术语“细”是一个相对概念)；所述粗时间值与在所述单路信号的脉冲边沿到达前对所述时钟信号进行周期计数的当前计数值对应，用于粗略地标记脉冲时间在时间轴方向上的所在位置(即等于所述粗时间值*所述时钟信号的周期)，虽然初始计数的时刻位置不同，得到的计数结果也会不同，但是都可以与在所述脉冲信号的脉冲边沿到达前对时钟信号进行周期计数的当前计数值对应，从而粗略地标记时间位置；而所述细时间值即可用于在所述粗时间值的基础上，进一步精细地标记脉冲时间在所述时间轴方向上的所在位置(即等于所述粗时间值*所述时钟信号的周期+所述时钟信号的周期-所述细时间值)，由此通过包含有所述粗时间值和所述细时间值的脉冲边沿时间标记数据，可以精准标记所述单路信号的脉冲时间。

在所述步骤s24中，具体获取所述粗时间值的方式，包括但不限于有如下步骤s241～s243。

s241.通过所述时钟信号的上边沿或下边沿来触发计数值自加1，其中，所述计数值为对所述时钟信号进行周期计数的计数结果。

在所述步骤s241中，举例可通过所述时钟信号的上边沿来触发所述计数值自加1。

s242.通过所述单路信号的脉冲边沿或脉冲边沿有效指示信号来触发获取当前的所述计数值，其中，所述脉冲边沿有效指示信号用于指示在对所述单路信号进行时间数字转换后出现有效的脉冲边沿。

在所述步骤s242中，通过对所述单路信号进行时间数字转换来得到所述脉冲边沿有效指示信号的具体方式为现有常规方式，由于从所述单路信号的脉冲边沿至所述脉冲边沿有效指示信号的脉冲边沿的时间间隔为固定值，因此通过所述单路信号的脉冲边沿或脉冲边沿有效指示信号来触发获取当前的所述计数值，都可以得到与在所述单路信号的脉冲边沿到达前对时钟信号进行周期计数的当前计数值对应的粗时间值(差别仅在于初始计数的时刻位置不同)。

s243.将获取的计数值确定为所述粗时间值。

在所述步骤s2中，优化的，还包括但不限于有如下步骤：针对所述多通道的各个通道，根据对应通道的预设时间调整值及预设调整方向，延迟/提前调整对应脉冲边沿时间标记数据的输出，以便后续应用为所述多路探测信号统一配置的符合时间窗进行逻辑值的提取。所述预设时间调整值和所述预设调整方向可随时由用户根据信号延迟/提前调整需求进行输入配置得到。通过前述调整步骤，可以结合脉冲边沿时间标记数据的特点，对每个通道的脉冲边沿时间标记数据输出进行延迟/提前调整，实现对所有通道的延时/提前调整，进而可使得后续基于单路同步信号而设置的符合时间窗不必要为每个通道都独立设置，可以使所有通道共用一个或多个一组的符合时间窗，增加设置灵活性，降低符合判断所需的计算量。此外，所述预设时间调整值和所述预设调整方向可通过正负数值合二为一，即所述预设时间调整值为正值时表示在时间轴方向上朝后调整所述脉冲边沿时间标记数据的输出，所述预设时间调整值为零值表示在时间轴方向上不调整所述脉冲边沿时间标记数据的输出，所述预设时间调整值为负值表示在时间轴方向上朝前调整所述脉冲边沿时间标记数据的输出。

在所述步骤s2之后，优化的，由于所获取的脉冲边沿时间标记数据为绝对时间标签数据，因此为了能够对外输出该绝对时间标签数据，所述方法还包括但不限于有如下步骤s251～s253。

s251.根据预设选择策略，筛选出与至少一个目标通道对应的脉冲边沿时间标记数据，其中，所述至少一个目标通道被包含在所述多通道中。

在所述步骤s251中，所述预设选择策略可以提前根据不同的实验场景及不同的通道数使用情况等进行设置，如此可只将与指定目标通道对应的脉冲边沿时间标记数据进行打包输出。此外，在硬件结构上可以但不限于通过一个多路选择器来执行所述预设选择策略，以便筛选输出所述与至少一个目标通道对应的脉冲边沿时间标记数据；如此可通过所述多路选择器关闭不必要的数据输出通道，节省后续数据存储空间和数据传输的带宽，即如果在通道数较多时，如果针对所有通道都输出对应的脉冲边沿时间标记数据，将会使得数据量非常大，导致单通道可分得的带宽非常小，故而通过所述多路选择器进行筛选，可以关闭无用的数据输出通道，只启用目标数据输出通道，减少总的数据流量，增加单通道可分配的最大传输速率。

s252.根据第一预设封装格式，将所述与至少一个目标通道对应的脉冲边沿时间标记数据封装成第一数据包。

s253.将所述第一数据包送入存储器，以便进行缓冲输出。

在所述步骤s253中，所述存储器可以但不限于为双倍速率同步动态随机存储器ddr或先进先出存储器fifo，如此可将目标探测信号的脉冲边沿时间标记数据缓存送给上位机进行后续应用处理。

s3.针对所述多路探测信号中的各路探测信号，根据对应的脉冲边沿时间标记数据和所述单路同步信号的脉冲边沿时间标记数据，计算得到对应的脉冲边沿时间差。

在所述步骤s3中，优化的，同样可根据不同的实验场景及不同的通道数使用情况等，筛选只对目标探测信号的脉冲边沿时间标记数据进行时差计算，即包括但不限于有如下步骤s31～s32。

s31.根据预设选择策略，筛选出与至少一个目标通道对应的脉冲边沿时间标记数据，其中，所述至少一个目标通道被包含在所述多通道中。

在所述步骤s31中，在硬件结构上同样可以但不限于通过一个多路选择器来执行所述预设选择策略，以便筛选输出所述与至少一个目标通道对应的脉冲边沿时间标记数据。

s32.针对与所述至少一个目标通道对应的各路探测信号，根据对应的脉冲边沿时间标记数据和所述单路同步信号的脉冲边沿时间标记数据，计算得到对应的脉冲边沿时间差。

在所述步骤s3之后，优化的，由于所获取的脉冲边沿时间差为相对时间标签数据，因此为了能够对外输出该相对时间标签数据，所述方法还包括但不限于有如下步骤s331～

s332。

s331.根据预设选择策略，筛选出与至少一个目标通道对应的脉冲边沿时间差，其中，所述至少一个目标通道被包含在所述多通道中。

在所述步骤s331中，在硬件结构上同样可以但不限于通过一个多路选择器来执行所述预设选择策略，以便筛选输出所述与至少一个目标通道对应的脉冲边沿时间差。

s332.根据第二预设封装格式，将所述与至少一个目标通道对应的脉冲边沿时间差封装成第二数据包；

s333.将所述第二数据包送入存储器，以便进行缓冲输出。

在所述步骤s333中，所述存储器同样可以但不限于为双倍速率同步动态随机存储器ddr或先进先出存储器fifo，如此可将目标通道的脉冲边沿时间差缓存送给上位机进行后续应用处理。进一步地，在执行步骤s331之后，为了方便调试，在线观察单路同步信号与各通道探测信号之间的关系，还可以增加统计不同脉冲边沿时间差的柱状数据的功能，以便实时输出对应的柱状分布图，即所述方法还包括但不限于有如下步骤s341～s344。

s341.针对所述至少一个目标通道中的各个通道，根据对应的脉冲边沿时间差，调整第一写指针及第一读指针的当前指针值为与该脉冲边沿时间差一一对应的指针值，其中，所述第一写指针用于在写入数据时指示在第一读写存储器中的目标存储单元地址，所述第一读指针用于在读出数据时指示在所述第一读写存储器中的目标存储单元地址，所述第一读写存储器为对应配置的且包括有若干存储单元的读写存储器。

在所述步骤s341中，不同脉冲边沿时间差与不同指针值的对应关系可以提前指定，也可以将脉冲边沿时间差直接作为对应的指针值。

s342.针对所述至少一个目标通道中的各个通道，从对应第一读指针指示的存储单元中读取第一计数值，其中，所述第一计数值的初始写入值为零。

s343.针对所述至少一个目标通道中的各个通道，计算对应第一计数值加1，得到新的第一计数值。

s344.针对所述至少一个目标通道中的各个通道，将对应新的第一计数值写入对应第一写指针指示的存储单元中，以便更新存储与脉冲边沿时间差对应的柱状数据。

在前述步骤s341～s344中，所述第一读写存储器可以但不限于为双倍速率同步动态随机存储器ddr和随机存取存储器ram等。通过前述步骤s341～s344的多次累加计算，可在读取所述第一读写存储器中的存储数据后，得到与单通道对应的且关于不同脉冲边沿时间差的柱状数据分布图，举例如图3所示。此外，在针对所述多路探测信号多次执行如前步骤s341～s344后，还可以根据通道号进行映射，得到多通道的且关于不同脉冲边沿时间差的柱状数据分布图。以及在调试的过程中，若需要实时观察目标通道的且关于不同脉冲边沿时间差的柱状数据分布图，则可以通过多路选择器执行所述预设选择策略，选择需要观察的几路通道。

s4.针对所述多路探测信号中的各路探测信号，判断对应的脉冲边沿时间差是否介于符合时间窗的预设最小时间值与预设最大时间值之间，若是则生成与该符合时间窗对应的且为“1”的逻辑值，否则生成与该符合时间窗对应的且为“0”的逻辑值，其中，所述符合时间窗中的所述预设最小时间值及所述预设最大时间值分别为以所述单路同步信号的脉冲边沿为参考时刻的预设时间值。

在所述步骤s4中，优化的，所述符合时间窗的数目可以为多个，并使各个符合时间窗的时间范围与其它符合时间窗的时间范围均不重叠。举例的，如图4所示，设置有n个符合时间窗，其中，n表示自然数，首个符合时间窗的预设最小时间值表示为t1，首个符合时间窗的预设最大时间值表示为t1+w1，w1表示首个符合时间窗的时间范围，最后一个符合时间窗的预设最小时间值表示为tn，最后一个符合时间窗的预设最大时间值表示为tn+wn，wn表示最后一个符合时间窗的时间范围。在所示图4中，黑色圆点表示各个脉冲边沿时间差在时间轴上的所处位置，由此可针对第一通道chn1，第一次生成与符合时间窗w1对应的且为“1”的逻辑值，第一次生成与符合时间窗wn对应的且为“0”的逻辑值，第二次生成与符合时间窗w1对应的且为“0”的逻辑值，第二次生成与符合时间窗wn对应的且为“1”的逻辑值，依次类推，还可以针对第二通道chn2、第三通道chn3和第四通道chn4等，分别生成与符合时间窗w1～wn对应的逻辑值。此外，还可以计算同一个通道上的自符合情况，即针对同一信道，统计脉冲边沿时间差位于前后符合时间窗之间的情况，得到自符合结果。

s5.将所述多路探测信号的且与同一符合时间窗对应的所有逻辑值组合成初始符合数据。

在所述步骤s5中，如图4所示，可第一次组合生成与符合时间窗w1对应的且为“0011”的初始符合数据，第一次组合生成与符合时间窗wn对应的且为“1010”的初始符合数据，第二次组合生成与符合时间窗w1对应的且为“0110”的初始符合数据，第二次组合生成与符合时间窗wn对应的且为“1001”的初始符合数据。此外，由于符合数据计算完之后数据量比较小，则可以把有效的通道全部使能，以便上传所有的符合数据给上位机，供后续分析。

s6.根据所述初始符合数据和预设符合策略，统计得到符合计数结果。

在所述步骤s6中，所述预设符合策略可提前由用户根据需要配置得到，以便判断本次基于所述符合时间窗所得的初始符合数据是否满足符合计数条件，例如预设符合策略为在初始符合数据中至少有2个逻辑值为“1”，如此当初始符合数据为“0011”、“1010”、“0110”、“1001”和“1011”等时，均满足符合计数条件，而当初始符合数据为“0010”、“0000”和“1000”等时，均不满足符合计数条件，由此在满足符合计数条件时，通过累加计数运算，即可得到符合计数结果。

在所述步骤s6中，优化的，还可以但不限于采用如下步骤s611～s612统计得到所述符合计数结果。

s611.根据预设的第一数据封装格式，将所述初始符合数据封装成第一符合数据包。

s612.将所述第一符合数据包送入存储器，以便在缓冲输出至上位机后，可从所述第一符合数据包中获取所述初始符合数据，然后进一步根据所述预设符合策略，判断本次基于所述符合时间窗所得的初始符合数据是否满足符合计数条件，若满足则使符合计数值自加1，得到符合计数结果，其中，所述符合计数值初始为零。

在所述步骤s612中，所述存储器同样可以但不限于为双倍速率同步动态随机存储器ddr或先进先出存储器fifo，如此可方便在上位机配置所述预设符合策略，得到用户想要的各种符合结果。

在所述步骤s6中，优化的，还可以但不限于采用如下步骤s621～s613统计得到所述符合计数结果。

s621.根据所述预设符合策略，判断本次基于所述符合时间窗所得的初始符合数据是否满足符合计数条件，得到符合判定结果。

s622.根据预设的第二数据封装格式，将所述符合判定结果封装成第二符合数据包。

s623.将所述第二符合数据包送入存储器，以便在缓冲输出至上位机后，可从所述第二符合数据包中获取所述符合判定结果，然后进一步在所述符合判定结果为满足时，使符合计数值自加1，得到符合计数结果，其中，所述符合计数值初始为零。

在所述步骤s623中，所述存储器同样可以但不限于为双倍速率同步动态随机存储器ddr或先进先出存储器fifo，如此可仅在上位机侧做累加计数，得到用户想要的符合结果。

在所述步骤s6中，优化的，还可以但不限于采用如下步骤s631～s635统计得到所述符合计数结果。

s631.按照所述多路探测信号的通道号从大到小顺序或通道号从小到大顺序，依次排列在本次基于所述符合时间窗所得的初始符合数据中的各个对应逻辑值，得到二进制数值。

在所述步骤s631中，举例是按照所述多路探测信号的通道号从大到小顺序进行逻辑值排列，得到如图4所示的且诸如“0011”、“1010”、“0110”和“1001”等的二机制数值。

s632.根据排列所得的二进制数值，调整第二写指针及第二读指针的当前指针值为与该二进制数值一一对应的指针值，其中，所述第二写指针用于在写入数据时指示在第二读写存储器中的目标存储单元地址，所述第二读指针用于在读出数据时指示在所述第二读写存储器中的目标存储单元地址，所述第二读写存储器为包括有若干存储单元的读写存储器。

在所述步骤s632中，不同二进制数值与不同指针值的对应关系可以提前指定，也可以将二进制数值直接作为对应的指针值。

s633.从所述第二读指针指示的存储单元中读取第二计数值，其中，所述第二计数值的初始写入值为零。

s634.计算所述第二计数值加1，得到新的第二计数值。

s635.将所述新的第二计数值写入所述第二写指针指示的存储单元中，以便更新存储与所述二进制数值对应的柱状数据，进一步便于上位机读取并叠加计算目标二进制数值的柱状数据，得到作为所述符合计数结果的符合计数值，其中，所述目标二进制数值为根据所述预设符合策略判定满足符合计数条件的二进制数值。

在前述步骤s631～s635中，所述第二读写存储器可以但不限于为双倍速率同步动态随机存储器ddr和随机存取存储器ram等。通过前述步骤s631～s635的多次累加计算，可在读取所述第二读写存储器中的存储数据后，得到关于不同二进制数值的柱状数据分布图，举例如图5所示，此时在根据所述预设符合策略判定满足符合计数条件的目标二进制数值后，例如确定二进制数值1、二进制数值5和二机制数值8为目标二进制数值，将这三个目标二进制数值的柱状数据进行叠加运算，即可得到符合计数结果。

由此基于前述步骤s101～s106所描述的多通道符合计数方法，可以基于时间标签数据与符合时间窗相结合的方法实现支持多通道并行符合的功能，并具有实现原理简单和符合速度较快等优点，利于通过最高单fpga即可实现几百兆及几十通道的符合计数，并利于通过使用扩展方式实现上百通道符合并行处理。另外，通过基于延时链生成时间标签数据的方法，可确保时间标签数据精度很高，达到ps级别，进而使得用于符合判断的符合时间窗可以设置得很小，为亚纳秒甚至几十ps级别的符合提供了实现可能。此外，既可支持硬件符合直接计算功能，也支持上位机计算符合功能，并且上位机解析符合结果也非常简单；通过对时间标签数据进行延迟/提前调整，可使同步信号后的符合窗口不必要每个通道都独立设置，可以所有通道共用一组符合窗口，也可以独立设置；可在同步信号之后设置多个符合用的时间窗，并通过硬件或者上位机解析数据得到自相关或者互相关的符合；可通过增加多路选择器，实现时间标签数据输出的灵活配置，减小无用数据，减轻传输带宽和存储空间；除了获得符合数据结果之外，还可以同时存储更加丰富的绝对/相对时间信息，以便做更进一步的分析；可方便基于优良的架构，无论是基于单芯片的扩展，还是基于多芯片通道数扩展，都具有良好的扩展性和可靠性。

如图6所示，本实施例第二方面提供了一种实现第一方面或第一方面中任意一种可能设计所述多通道符合计数方法的虚拟装置，包括有信号输入模块、时间标记模块、时差计算模块、符合判断模块、数据组合模块和符合计数模块；

所述信号输入模块，用于输入单路同步信号及多路探测信号，其中，所述单路同步信号为一路具有固定周期的脉冲信号，所述单路同步信号及所述多路探测信号中的各路探测信号是一一对应地输入多通道的各个通道中；

所述时间标记模块，通信连接所述信号输入模块，用于在所述多通道的各个通道中，分别获取相应信号的脉冲边沿时间标记数据，其中，所述脉冲边沿时间标记数据用于表示从脉冲边沿至参考时刻的时间间隔值，所述脉冲边沿为上边沿或下边沿；

所述时差计算模块，通信连接所述时间标记模块，用于针对所述多路探测信号中的各路探测信号，根据对应的脉冲边沿时间标记数据和所述单路同步信号的脉冲边沿时间标记数据，计算得到对应的脉冲边沿时间差；

所述符合判断模块，通信连接所述时差计算模块，用于针对所述多路探测信号中的各路探测信号，判断对应的脉冲边沿时间差是否介于符合时间窗的预设最小时间值与预设最大时间值之间，若是则生成与该符合时间窗对应的且为“1”的逻辑值，否则生成与该符合时间窗对应的且为“0”的逻辑值，其中，所述符合时间窗中的所述预设最小时间值及所述预设最大时间值分别为以所述单路同步信号的脉冲边沿为参考时刻的预设时间值；

所述数据组合模块，通信连接所述符合判断模块，用于将所述多路探测信号的且与同一符合时间窗对应的所有逻辑值组合成初始符合数据；

所述符合计数模块，通信连接所述数据组合模块，用于根据所述初始符合数据和预设符合策略，统计得到符合计数结果。

本实施例第二方面提供的前述装置的工作过程、工作细节和技术效果，可以参见第一方面或第一方面中任意一种可能设计所述的多通道符合计数方法，于此不再赘述。

如图7所示，本实施例第三方面提供了一种执行第一方面或第一方面中任意一种可能设计所述多通道符合计数方法的符合计数设备，包括有依次通信连接的存储器、处理器和收发器，其中，所述存储器用于存储计算机程序，所述收发器用于输入信号和输出数据，所述处理器用于读取所述计算机程序，执行如第一方面或第一方面中任意一种可能设计所述的多通道符合计数方法。具体举例的，所述存储器可以但不限于包括随机存取存储器(random-accessmemory，ram)、闪存(flashmemory)、先进先出存储器(firstinputfirstoutput，fifo)和/或先进后出存储器(firstinputlastoutput，filo)等等；所述处理器可以不限于采用基于fpga的处理器。此外，所述符合计数设备还可以但不限于包括有电源模块、显示屏和其它必要的部件。

本实施例第三方面提供的前述符合计数设备的工作过程、工作细节和技术效果，可以参见第一方面或第一方面中任意一种可能设计所述的多通道符合计数方法，于此不再赘述。

本实施例第四方面提供了一种存储包含第一方面或第一方面中任意一种可能设计所述多通道符合计数方法的指令的存储介质，即所述存储介质上存储有指令，当所述指令在符合计数设备上运行时，执行如第一方面或第一方面中任意一种可能设计所述的多通道符合计数方法。其中，所述存储介质是指存储数据的载体，可以但不限于包括软盘、光盘、硬盘、闪存、优盘和/或记忆棒(memorystick)等。

本实施例第四方面提供的前述存储介质的工作过程、工作细节和技术效果，可以参见第一方面或第一方面中任意一种可能设计所述的多通道符合计数方法，于此不再赘述。

以上所描述的实施例仅仅是示意性的，若涉及到作为分离部件说明的单元，其可以是或者也可以不是物理上分开的；若涉及到作为单元显示的部件，其可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。

最后应说明的是，本发明不局限于上述可选的实施方式，任何人在本发明的启示下都可得出其他各种形式的产品。上述具体实施方式不应理解成对本发明的保护范围的限制，本发明的保护范围应当以权利要求书中界定的为准，并且说明书可以用于解释权利要求书。