一种两级内插时间数字转换器电路

本发明涉及电子电路技术领域，具体涉及一种两级内插时间数字转换器电路。

背景技术：

基于延时链的时间内插是高精度时间数字转换器(time-to-digitalconverter，以下简称tdc)的一种最常见的技术路线。在tdc设计过程中，需要根据具体应用场景，在通道数、测量精度、资源消耗量和系统功耗之间做出平衡。在许多应用中，例如大型核与粒子物理实验或医学成像等领域，往往既需要tdc有很高的测量精度(时间分辨)，同时为了追求系统的高集成度，对tdc的通道数也有着很高的要求。

如希望提升测量精度，目前已有的工作大都是利用多个延迟链同时测量、或将输入信号转换成周期振荡信号进行多次测量，但这实际上增加了单个通道的电路复杂度和资源消耗量，不利于通道密度的提高。

如希望提升通道密度，现有相关工作主要采用提升时钟频率和增大延迟单元的延时值两个方法。提升时钟频率可减少延迟单元数量，使延迟链和编码电路规模都得以减少，但是会导致系统功耗增加，且受到时钟电路、解码电路工作速度的制约。在不改变时钟频率的情况下，也可通过采用更大的延迟单元来减少延迟链的单元数量，但会相应地降低tdc的时间测量精度。

技术实现要素：

有鉴于此，本发明实施例提供一种两级内插时间数字转换器电路，以实现一种具有高时间精度、高通道数的时间数字转换器。

为实现上述目的，本发明实施例提供如下技术方案：

一种两级内插时间数字转换器电路，包括：

触发电路、门控振荡器、中间内插计数电路、细延迟链内插电路、第一锁存电路、第二锁存电路、第一编码电路、第二编码电路，以及查找表电路；

所述触发电路，用于接收输入信号并产生触发信号；

所述门控振荡器，用于在所述触发电路输出的触发信号的控制下，产生周期信号；

所述中间内插计数电路，用于在所述触发电路输出的触发信号的控制下，实现中间级时间内插；

所述细延迟链内插电路，用于接收门控振荡器产生的周期信号，实现细计数内插；

所述第一锁存电路，用于实现对所述细延迟链内插电路输出的细延迟链原始数据进行锁存；

所述第二锁存电路，用于实现对所述中间内插计数电路输出的中间内插计数原始数据进行锁存；

所述第一编码电路，用于对所述细延迟链原始数据进行编码

所述第二编码电路，用于对所述中间内插计数原始数据进行编码；

所述查找表电路，用于基于编码后的细延迟链原始数据和编码后的中间内插计数原始数据，得到中间内插数据。

可选的，上述两级内插时间数字转换器电路中，还包括：

复位控制电路，用于在所述触发电路工作预设时长后，产生并向所述触发电路输出复位信号。

可选的，上述两级内插时间数字转换器电路中，所述门控振荡器产生的周期信号的半个周期小于所述细延迟链内插电路的总延迟时间。

可选的，上述两级内插时间数字转换器电路中，所述中间内插计数电路中的计时单元的时间长度小于所述门控振荡信号的半个周期。

可选的，上述两级内插时间数字转换器电路中，所述查找表电路具体用于：

获取编码后的细延迟链原始数据和编码后的中间内插计数原始数据；

在对时间数字转换器进行码密度校正时，计算得到所述门控振荡器的周期重复次数与编码后的中间内插计数原始数据和编码后的细延迟链原始数据之间的对应关系并保存，测量时根据编码后的细延迟链原始数据和编码后的中间内插计数原始数据输出中间内插数据。

可选的，上述两级内插时间数字转换器电路中，所述中间内插计数电路为格雷码振荡器或粗颗粒延迟链电路。

基于上述技术方案，本发明实施例提供的上述方案主要包括触发电路、门控振荡器、中间内插计数电路、细延迟链内插电路、复位控制电路、锁存和编码电路，以及查找表电路。针对传统的延迟链内插型时间数字转换器的细计数延迟链总延迟必须大于粗计数时钟周期，导致细计数延迟链过长，消耗大量逻辑资源的问题，本发明提出了利用门控振荡器产生高频的周期信号送给短延迟链来实现细计数内插，并利用中间内插计数电路来测量该周期信号在细延迟链中的传播次数，来扩展细计数动态范围，从而利用很短的延迟链就可实现高精度的时间数字转换。相比于传统的延迟链内插型时间数字转换器的技术路线，本发明解除了粗计数时钟周期与延迟链长度之间的约束关系，其优势在于：在粗计数时钟频率相同，且不降低测量精度的前提下，该电路的延迟链更短，编码也更简单，因此可以极大减少逻辑资源消耗；如要采用多周期测量求平均的方法来进一步提高精度，延迟链的长度也无需增加，且不增加编码的复杂度。该电路在高通道密度、高精度时间间隔测量方面具有广阔的应用前景。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例公开的两级内插时间数字转换器电路的结构示意图；

图2为本申请实施例公开的格雷码振荡器与所述第二锁存电路、第二编码电路的连接关系示意图；

图3为粗颗粒延迟链电路与所述第二锁存电路、第二编码电路的连接关系；

图4为信号在细延迟链内插电路-第一锁存器中的信号流程示意图；

图5为两级内插时间数字转换器电路内的部分信号时序图；

图6为两级内插时间数字转换器电路中的信号流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

鉴于目前基于延时链的tdc提高测量精度与提高通道密度之间存在的矛盾，本发明提出并公开了一种两级内插时间数字转换器电路。其出发点是在常规的延时链时间内插tdc中，延迟单元的延时值与粗计数时钟周期通常相差两个数量级，故本发明提出在两者之间进行一次中间级内插，即总体上构成两级内插。利用两级内插的电路结构，在不改变其他外部条件的情况下，解除了粗计数时钟周期与延迟链长度的约束关系，在保持高精度的前提下减少了资源消耗，从而可以实现更高的tdc通道密度。

利用两级内插减小tdc电路规模的方法很早就被应用在模拟集成电路领域，例如论文"a128-channel,8.9-pslsb,column-paralleltwo-stagetdcbasedontimedifferenceamplificationfortime-resolvedimaging."(mandai,shingo,andedoardocharbon,ieeetransactionsonnuclearscience59.5(2012):2463-2470.)中的电路，其延迟单元由是定制的模拟电路(vco,压控振荡器)，在版图设计中用环形结构首尾相连。但本专利电路针对的是在通用设计中的tdc实现，特别是基于标准单元设计的数字集成电路和现场可编程逻辑门阵列(fpga)。在上述器件上难以实现延迟单元的环形布局，故在回环结构的具体实现上本专利与模拟集成电路中的压控振荡器有明显差异。本专利中振荡电路与延迟链分离，而不是在回环电路本体进行内插，同时振荡电路产生信号在笔直的内插延迟链上传播。故可采用数字集成电路中的标准单元或fpga中的逻辑单元构建，具有更好的通用性与可移植性。

具体的，参见图1，本申请实施例公开的两级内插时间数字转换器电路，可以包括：

触发电路100、门控振荡器200、中间内插计数电路300、第一锁存电路400、第二锁存电路500、第一编码电路600、第二编码电路700、查找表电路800以及细延迟链内插电路900；

所述触发电路100，用于接收输入信号并产生触发信号；

所述门控振荡器200，用于在所述触发电路100输出的触发信号的控制下，产生周期信号；

所述中间内插计数电路300，用于在所述触发电路100输出的触发信号的控制下，实现中间级时间内插；

所述细延迟链内插电路900，用于接收门控振荡器200产生的周期信号，实现细计数内插；

所述第一锁存电路400，用于实现对所述细延迟链内插电路900输出的细延迟链原始数据进行锁存；

所述第二锁存电路500，用于实现对所述中间内插计数电路输出的中间内插计数原始数据进行锁存；

所述第一编码电路600，用于对所述细延迟链原始数据进行编码所述第二编码电路700，用于对所述中间内插计数原始数据进行编码；

所述查找表电路800，用于基于编码后的细延迟链原始数据和编码后的中间内插计数原始数据，得到中间内插数据。

在本申请实施例公开的技术方案中，数字时间转换器最终得到的中间级内插数据是指门控振荡器周期信号在细延迟链中传播的次数。若中间内插计数电路的计时单元小于门控振荡器的半周期，在不同的震荡周期中，即便相同的细延迟链编码所对应的中间计数也会不同。因此可以由编码后的中间内插计数原始数据和细延迟链数据作为查找地址，在码密度校正时确定该地址与门控振荡器周期信号在细延迟链中传播的次数之间的对应关系并保存生成查找表，在测量时根据查找表则可以得到中间级内插数据。

在本方案中，信号在所述两级内插时间数字转换器电路中的信号流程图如图6所示，其中，所述tdc时钟指的是锁存电路和编码电路的时钟信号，所述输入信号指的是触发器100获取到的输入信号，触发信号指的是所述触发器100输出的触发信号，门控震荡信号指的是所述门控振荡器200的输出信号，细计数指的是细延迟链内插电路900的计数结果，锁存数据指的是所述第一锁存器和第二锁存器的锁存结果，编码结果为所述第一编码电路和第二编码电路的编码结果。

本申请实施例公开的上述方案中，使用不同的中间内插计数电路，会得到相应的电路实施方案。在此，本方案中的所述中间内插计数电路可以利用fpga中的逻辑资源实现，例如，所述中间内插计数电路可以为格雷码振荡器或粗颗粒延迟链电路，当采用粗颗粒延迟链电路作为中间内插计数电路，要求触发电路输出的触发信号触发门控振荡器的同时，也在粗颗粒延迟链电路中传播。

所述格雷码振荡器在fpga中的实现可参考论文"anoveltdcscheme:combinatorialgraycodeoscillatorbasedtdcforlowpowerandlowresourceusageapplications."wu,jinyuan,andjingjingxu.20195thinternationalconferenceonevent-basedcontrol,communication,andsignalprocessing(ebccsp).ieee,2019.，该电路完全由组合逻辑电路构成。为了实现电路功能，要求触发电路输出的触发信号先触发格雷码振荡器再触发门控振荡产生周期信号在细延迟链内插电路中传播。

在采用格雷码振荡器作为所述中间内插计数电路时，所述格雷码振荡器与所述第二锁存电路、第二编码电路的连接关系如图2所示。

在本实施例公开的技术方案中，当输入信号hit的上升沿到来之前，所述触发电路输出低电平触发信号，此时，所述门控振荡器和所述格雷码振荡器的振荡电路反馈回路断开，所述格雷码振荡器和细延迟链内插电路都保持全“0输出”；当所述输入信号hit的上升沿到来时，所述触发器输出高电平触发信号，此时，所述格雷码振荡器开始工作，之后门控振荡电路开始产生周期信号并在细延迟链内插电路上传播；后续电路对细延迟链内插电路和格雷码振荡器的输出信号采样完成后对所述触发电路进行复位，拉低所述输入信号hit，门控振荡器停止工作，格雷码振荡器和细延迟链内插电路清零。其中，所述复位信号由复位控制电路产生，复位控制电路，用于在所述触发电路工作预设时长后，产生并向所述触发电路输出复位信号，保证两级内插时间数字转换器电路在触发工作状态下持续足够长的时间供粗计数时钟采样。

当采用所述粗颗粒延迟链电路作为所述中间内插计数电路时，所述粗颗粒延迟链电路与所述第二锁存电路、第二编码电路的连接关系如图3所示。

在本实施例公开的技术方案中，当输入信号hit的上升沿到来之前，所述触发电路输出低电平触发信号，此时，所述门控振荡器的振荡电路反馈回路断开，当所述输入信号hit的上升沿到来时，所述触发器输出高电平触发信号，此时，触发器输出的触发信号拉高进入粗颗粒延迟链电路传播，随后门控振荡电路开始产生周期信号，在细延迟链内插电路开始记录单个周期内信号特征；后续电路对粗颗粒延迟链电路和细延迟链内插电路采样完成后系统复位。复位信号由系统产生，保证电路在触发工作状态下持续足够长的时间供系统时钟采样。

当采用粗颗粒延迟链电路作为所述中间内插计数电路时，两级内插时间数字转换器电路内的部分信号时序图如图5所示。对于单个通道，触发信号相对输入信号hit的延迟是固定的；对于不同通道，这种延迟可能会存在差异，从而产生固定偏差(skew)，但不会产生抖动(jitter)误差。在本方案中，所述skew可以通过系统标定得到修正。在图5中，所述粗计数时钟为所述锁存电路和编码电路的时钟信号，所述触发信号为所述触发电路输出的信号，所述细延迟链计数为所述细延迟链内插电路900的计数结果，所述中间内插计数为所述中间内插计数电路的计数结果。

本申请实施例公开的上述电路为减少细延迟链内插电路中的延迟链带来的资源消耗，引入了周期信号而非传统结构中的脉冲信号在细延迟链传播，需要对多种边沿特征而非单个上升沿特征进行编码。具体而言，需要对离延迟链输入端最近的电平变化位置进行编码，信号在细延迟链内插电路-第一锁存器中的信号流程示意图如图4所示。其中，图4中的延迟链指的是所述细延迟链内插电路900，所述上升沿传播、下降沿传播指的是所述细延迟链内插电路的数据传递形式，所述锁存数据为锁存电路对所述细延迟链内插电路的输出数据的锁存结果。这样的编码难度大于传统tdc延迟链编码，即温度计码-二进制编码转换；上述问题可以用专利“时间数字转换器延迟链内插的多沿变位置编码方法，申请号/专利号：2019114030912”中提出的方法解决，且相比于温度计码-二进制编码转换，不会带来逻辑资源消耗的增加和电路死时间的增加。

在fpga中对原型系统进行验证，门控振荡电路、格雷码振荡器和粗颗粒延迟链电路都可以使用查找表(lut)实现，细延迟链内插电路可以可用进位逻辑实现。应强调的是，实施例虽然在fpga中实现，但本专利所述电路结构也可在其他类型集成电路中实现，也应受到本专利之保护。

由上述方案可见，本发明公开了一种两级内插时间数字转换器电路，主要包括触发电路、门控振荡器、中间内插计数电路、细延迟链内插电路、复位控制电路、锁存和编码电路，以及查找表电路。针对传统的延迟链内插型时间数字转换器的细计数延迟链总延迟必须大于粗计数时钟周期，导致细计数延迟链过长，消耗大量逻辑资源的问题，本发明提出了利用门控振荡器产生高频的周期信号送给短延迟链来实现细计数内插，并利用中间内插计数电路来测量该周期信号在细延迟链中的传播次数，来扩展细计数动态范围，从而利用很短的延迟链就可实现高精度的时间数字转换。相比于传统的延迟链内插型时间数字转换器的技术路线，本发明解除了粗计数时钟周期与延迟链长度之间的约束关系，其优势在于：在粗计数时钟频率相同，且不降低测量精度的前提下，该电路的延迟链更短，编码也更简单，因此可以极大减少逻辑资源消耗；如要采用多周期测量求平均的方法来进一步提高精度，延迟链的长度也无需增加，且不增加编码的复杂度。该电路在高通道密度、高精度时间间隔测量方面具有广阔的应用前景。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。