专利名称：高速计数器电路的制作方法
技术领域：
本发明概括地说涉及用于半导体存储器件中的计数器电路，特别是涉及一种高速计数器电路，它能够缩短传播延迟时间，用以提高操作速度。
通常，一种半导体存储器件如动态随机存取存储器(下面称作DRAM)包括一计数器电路，用以进行刷新操作。所进行的刷新操作是采用充电来刷新半导体存储器件的，使得存储在存储器件中多个存储单元阵列的数据象其所具有的那样被保持。为此，半导体存储器件中的计数器电路会顺序地产生对于存储单元阵列的地址。
新近开发出同步DRAM。同步DRAM包括一计数器电路，用以进行脉冲读写操作以及刷新操作。脉冲写操作的执行是顺序地将数据写在外部指定的同步DRAM中的多个存储单元中来完成的。脉冲读操作是从外部指定的同步DRAM中的多个存储单元上顺序地出数据来完成的。为此，同步DRAM中的计数器电路会顺序地产生由起始地址到最终地址的地址。值得注意的是，由同步DRAM中计数器电路所产生的地址必须同外部同步时钟相对应。然而，由于同步DRAM中计数器电路的传播延迟，使所产生的地址未能同外部同步时钟相对应。由于这个原因，使这种常规计数器电路引起同步DRAM的错误操作。下面将参照
图1至3更详细地描述常用计数器电路所带有的上述问题。
图1是常规6位计数器电路的方框图，图2A至2H是定时图，它表示图1中所示的常规6位计数器电路的操作。如图1所示，常规6位计数器电路包括与时钟输入线11串联连接的第一至第六位计数器10，12，14，16，18和20。
当将图2A中所示外部时钟信号施加到时钟输入线11上时，第一位计数器10会在来自时钟输入线11的时钟信号的每个下降沿处使其输出信号反相，以产生图2B中所示的脉冲信号，它具有时钟输入线11的时钟信号频率的一半。第二位计数器12在来自第一位计数器10的输出信号的每个下降沿处使其输出信号反相，以产生图2C中所示的脉冲信号，它具有第一位计数器10的输出信号频率的一半。以与第二位计数器12类似的方式，第三至第六位计数器14，16，18和20会分别地产生如图20至2G中所示的脉冲信号，它们分别具有第二至第五位计数器器，14，16和18的输出信号频率的一半。因此，第一至第六位计数器10，12，14，16，18和20会周期地产生“0”至“31”的顺序地址。
很显然，第一位计数器10的输出信号会在第一位计数器10的传播延迟时间之后在时钟输入线11的时钟信号下降沿处产生。而第二至第六位计数器12，14，16，18和20的输出信号则会分别在相应位计数器及低位计数器传播延迟时间的总和之后在时钟输入线11的时钟信号的下降沿处产生。例如，如果计数值由“31”复位至“0”，则第六位计数器20的输出信号会在第一至第六位计数器10，12，14，16，18和20的传播延迟时间的总和(即图2H中的TD)之后在时钟输入线11的时钟信号的下降沿处产生。
图3是图1中第一至第六位计数器10，12，14，16，18和20的每个详细的电路示意图。如该图所示，位计数器包括两个连接在第一和第二结点21和23之间的反相器GI1和GI2，以形成环路，和根据输入线15的脉冲信号用以打开/闭合反相器GI1和GI2环路的PMOS和NMOS晶体管MP3和MN3。PMOS和NMOS晶体管MP3和MN3适合于在输入线15的脉冲信号处于逻辑低电位时闭合反相器环路。
位计数器进一步包括连接在第三和第四结点25和27之间的两个反相器GI3和GI4，以形成环路；连接在第四结点27和输出线17之间的反相器GI5，和根据输入线15的脉冲信号用以打开/闭合反相器GI3和GI4环路的PMOS和NMOS晶体管MP4和MN4。PMOS和NMOS晶体管MP4和MN4适合于在输入线15的脉冲信号处于逻辑高电位时闭合反相器环路。反相器GI5变换第四结点27处的逻辑值(1或0)，它是通过反相器GI3和GI4的环路而储存的，并且将所变换的逻辑值传递给输出线17。
位计数器进一步包括NMOS和PMOS晶体管MN1和MP1，用以根据输入线15的脉冲信号将输出线17上的逻辑信号传递给第一结点21；NMOS和PMOS晶体管MN2和MP2，用以根据输入线15的脉冲信号将第二结点23上的逻辑信号传递给第三结点25；和反相器GI6，用以变换输入线15的脉冲信号。NMOS和PMOS晶体管MN1和MP1适合于在输入线15的脉冲信号处于逻辑“1”时将输出线17上的逻辑信号传递给第一结点21。相反，NMOS和PMOS晶体管MNα和MPα适合于在输入线15的脉冲信号处于逻辑“0”时将第二结点23上的逻辑信号传递给第三结点25。将输入线15的脉冲信号共用地提供给两个NMOS晶体管MN1和MN4和两个PMOS晶体管MP2和MP3的控制端。将反相器GI6的输出信号共用地提供给两个NMOS晶体管MN2和MN3和两个PMOS晶体管MP1和MP4的控制端。
如上所述，常规计数器电路的缺点在于，它的输出信号相应于时钟信号具有很低的响应速度，由此会使计数值与时钟信号的不一致。因此，常规计数器电路会引起半导体存储器件的误操作，从而导致其可靠性的下降。
因此，本发明就是针对上述问题而作出的，本发明的目的就是提供一种高速计数电路，它能够提高相对于时钟信号的输出信号响应速度。
根据本发明的一个方面，提供一种高速计数器电路，它包括一输入线，用以输入时钟信号；至少两个位计数器，用以根据输入线的时钟信号产生至少两位的计数值；和对应于至少两个位计数器中至少一个高位计数器的输出信号的至少一个时钟同步装置，用以将输入线的时钟信号传递给至少两个位计数器中的低位计数器。
根据本发明的另一方面，提供一种高速计数器电路，它包括一输入线，用以输入时钟信号；至少两个位计数器，用以根据输入线的时钟信号产生至少两位的计数值；对应于至少两个位计数器中至少一个高位计数器的输出信号的至少一个时钟同步装置，用以将输入线的时钟信号传递给至少两个位计数器中的低位计数器；和延迟装置，用以根据至少一时钟同步装置的传播延迟时间来延迟输入线的时钟信号，并将延迟的时钟信号提供给至少两个位计数器中最高位计数器。
本发明的上述和其它目的，特征和优点将通过结合附图的下列详细的描述而会更加清楚地理解，其中图1是一常规6位计数器电路的方框图；图2A至2H是定时图，它表示图1中常用6位计数器电路的操作；图3是图1中位计数器的详细电路示意图；图4是根据本发明一实施例的一种6位高速计数器电路的电路示意图；和图5是根据本发明另一实施例的一种6位高速计数器电路的电路示意图。
参见图4，示出了根据本发明一实施例的一种6位高速计数器电路的电路示意图。如该图中所示，6位高速计数器电路包括一第一与门GA1，用以输入输入线31的时钟信号和供电电压源Vcc的电源电压Vcc；和第一位计数器30，用以根据第一与门GA1的输出信号进行其计数操作。第一与门GA1适用于将输入线31的时钟信号传递给第一位计数器30的时钟端，同时施加供电电压源Vcc的电源电压Vcc。第一与门GA1的输出信号具有与输入线31的时钟信号相同的频率，并且脉冲持续时间经过第一与门GA1的传播延迟时间要比时钟信号的长。第一位计数器30在第一与门GA1的输出信号的每个下降沿处使其输出信号反相，以产生第一计数信号，其具有输入线31时钟信号频率的一半。
6位高速计数器电路进一步包括一第二与门GA2，用以输入第一位计数器30的第一计数信号和输入线31的时钟信号；第二位计数器32，用以根据第二与门GA2的输出信号进行其计数操作，以产生第二计数信号；和第三与门GA3，用以输入第一和第二位计数器30和32的第一和第二计数信号。第二与门GA2“与”上第一位计数器30的第一计数信号和输入线31的时钟信号，“与”操作的结果，第二与门GA2产生一脉冲信号，它具有输入线31时钟信号频率的一半，并且脉冲持续时间经过第二与门GA2的传播延迟时间要比时钟信号的长。第二位计数器32在第二与门GA2脉冲信号的每个下降沿处使其输出信号反相，以产生第二计数信号，结果，第二位计数器32根据输入线31的时钟信号进行其计数操作，同时第一位计数器30的第一计数信号处于逻辑高电位。第三与门GA3“与”上第一和第二位计数器30和32的第一和第二计数信号，以检测时间点，其中第一和第二计数信号二者均处于逻辑高电位。“与”操作的结果，第三与门GA3产生一脉冲信号，其具有第一位计数器30的第一计数信号频率的一半，并且具有与第一计数信号相同的脉冲持续时间。
6位高速计数器电路进一步包括一个第四与门GA4，用以输入第三与门GA3的输出信号和输入线31的时钟信号；第三位计数器34，用以根据第四与门GA4的输出信号进行其计数操作，以产生第三计数信号；和第五与门GA5，用以输入第三与门GA3的输出信号和第三位计数器34的第三计数信号。第四与门GA4“与”上第三与门GA3的输出信号和输入线31的时钟信号，用以使第三与门GA3的输出信号同输入线31的时钟信号同步。“与”操作的结果，第四与门GA4产生一脉冲信号，它具有输入线31时钟信号频率的 并且脉冲持续时间经过第四与门GA4传播延迟时间要比时钟信号的长。第三位计数器34在第四与门GA4脉冲信号的每个下降沿处使其输出信号反相，以产生第三计数信号。结果，第三位计数器34根据输入线31的时钟信号进行其计数操作，同时第一和第二位计数器30和32的第一和第二计数信号二者均处于逻辑高电平。第五与门GA5“与”上第三与门GA3的输出信号和第三位计数器34的第三计数信号，以检查时间点，其中第一至第三计数器30，32和34的第一至第三计数信号均处于逻辑高电位。“与”操作的结果，第五与门GA5产生一脉冲信号，它具有第一位计数器30的第一计数信号频率的1/4，并且有与第一计数信号相同的脉冲持续时间。
6位高速计数器电路进一步包括一第六与门GA6，用以输入第五与门GA5的输出信号和输入线31的时钟信号；第四位计数器36，用以根据第六与门GA6的输出信号进行其计数操作，以产生第四计数信号；和第七与门GA7，用以输入第五与门GA5的输出信号和第四位计数器36的第四计数信号。第六与门GA6适用于将输入线31的时钟信号传递给第四位计数器36的时钟端，同时第五与门GA5的输出信号处于逻辑高电位。第六与门GA6的输出信号具有输入线31的时钟信号频率的1/8，并且脉冲持续时间经过第六与门GA6传播延迟时间要比时钟信号的长。第四位计数器36在第六与门GA6脉冲信号的每个下降沿处反相其输出信号，以产生第四计数信号。第四位计数器36的第四计数信号具有输入线31时钟信号频率的1/16，并具有50％的工作循环。第七与门GA7“与”上第五与门GA5的输出信号和第四位计数器36的第四计数信号，以检测时间点，使第一至第四位计数器30，32，34和36的第一至第四计数信号均处于逻辑高电位。“与”操作的结果，第七与门GA7产生一脉冲信号，其具有第一位计数器30的第一计数信号频率的1/8，并具有与第一计数信号相同的脉冲持续时间。
6位高速计数器电路进一步包括一第八与门GA8，用以输入第七与门GA7的输出信号和输出线31的时钟信号；第五位计数器38，用以根据第八与门GA8的输出信号进行其计数操作以产生第五计数信号；和第九与门GA9，用以输入第七与门AG7的输出信号和第五位计数器38的第五计数信号。第八与门GA8适用于将输入线31的时钟信号传递给第五位计数器38的时钟端，同时第七与门GA7的输出信号处于逻辑高电位。第八与门GA8的输出信号具有输入线31时钟信号频率的1/16，并且脉冲持续时间经过第八与门GA8传播延迟时间要比时钟信号的长。第五位计数器38在第八与门GA8脉冲信号的每个下降沿处反相其输出信号，以产生第五计数信号。第五位计数器38的第五计数信号具有输入线31时钟信号频率的1/32，并且具有50％的工作循环。第九与门GA9“与”上第七与门GA7的输出信号和第五位计数器38的第五计数信号，用以检查时间点，使第一至第五位计数器30，32，34，36和38的第一至第五计数信号均处于逻辑高电位。“与”操作的结果，第九与门GA9产生一脉冲信号，其具有第一位计数器30的第一计数信号频率的1/16，并具有与第一计数信号相同的脉冲持续时间。
6位高速计数器电路进一步包括一第十与门GA10，用以输入第九与门GA9的输出信号和输入线31的时钟信号；和第六位计数器40，用以根据第十与门GA10的输出信号进行其计数操作，以产生第六计数信号。第十与门GA10适用于将输入线31的时钟信号传递给第六位计数器40的时钟端，同时第九与门GA9的输出信号处于逻辑高电位。第十与门GA10的输出信号具有输入线31时钟信号频率的1/32，并且脉冲持续时间经过第十与门GA10传播延迟时间要比时钟信号的长。第六位计数器40在第十与门GA10脉冲信号的每个下降沿处反相其输出信号，以产生第六计数信号。第六位计数器40的第六计数信号具有输入线31时钟信号频率的1/64，并具有50％的工作循环。然后，第六位计数器40将第六计数信号输出给输出线33。
结果，第一至第六位计数器30，32，34，36，38和40以这样的方式分别地与输入线31的时钟信号同步地操作，使得与门在由时钟的下降沿处一个它们和一位计数器的总传播延迟时间以后分别产生其输出信号。
参见图5，示出了根据本发明另一实施例的6位高速计数器电路的电路示意图。如该图中所示，6位高速计数器电路包括一第一与的GA11，用以输入输入线41的第一时钟信号和供电电压源Vcc的电源电压Vcc；第一位计数器42，用以根据第一与门GA11的输出信号进行其计数操作，以产生第一计数信号；和第二与门GA12，用以与上第一位计数器42的第一计数信号和输入线41的第一时钟信号。第一与门GA11适用于将输入线41的第一时钟信号传递给第一位计数器42的时钟端，同时施加供电电压源Vcc的电源电压Vcc。第一位计数器42在第一与门GA11输出信号的每个下降沿处反相其输出信号，以产生第一计数信号。第一位计数器42的第一计数信号具有输入线41时钟信号频率的一半。第二与门GA12适用于将输入线41的第一时钟信号传递给结点43，同时第一位计数器42的第一计数信号处于逻辑高电位。结果，在结点43产生第二时钟信号。第二时钟信号具有输入线41的第一时钟信号频率的一半，并且其脉冲同第一时钟信号的同步。第二时钟信号由于第二与门GA12的传播延迟时间也具有比第一时钟信号长的脉冲持续时间。
6位高速计数器电路进一步包括一第二位计数器44，用以根据在结点43处的第二时钟信号进行其计数操作，以产生第二计数信号；和第三与门GA13，用以输入结点43上的第二时钟信号和第二位计数器44的第二计数信号。第二位计数器44在结点43上的第二时钟信号的每个下降沿处反相其输出信号，以产生第二计数信号。第二位计数器44的第二计数信号具有结点43处第二时钟信号频率的一半，和50％的工作循环。第三与门GA13适用于将结点43处的第二时钟信号传递给其输入端，同时第二位计数器44的第二计数信号处于逻辑高电位。第三与门GA13的输出信号具有结点43处第二时钟信号频率的一半，并具有同第二时钟信号同步的脉冲。第三与门GA13的输出信号由于第三与门GA13传播延迟时间也具有比第二时钟信号长的脉冲持续时间。
6位高速计数器进一步包括一第三位计数器46，用以根据第三与门GA13的输出信号进行其计数操作，以产生第三计数信号；和第四与门GA14，用以输入第二和第三位计数器44和46的第二和第三计数信号。第三位计数器46在第三与门GA13脉冲信号的每个下降沿处反相其输出信号，以产生第三计数信号。结果，第三位计数46根据结点43处的第二时钟信号进行其计数操作，同时第二位计数器44的第二计数信号处于逻辑高电位。第三位计数器46的第三计数信号具有结点43处第二时钟信号频率的1/4，和50％的工作循环。第四与门GA14“与”上第二和第三位计数器44和46的第二和第三计数信号，以检测时间点，使得第二和第三计数信号二者均处于逻辑高电位。“与”操作的结果，第四与门GA14产生一脉冲信号，其具有第二位计数器44的第二计数信号频率的1/2，并具有与第二计数信号相同的脉冲持续时间。
6位高速计数器电路进一步包括一第五与门GA15，用以输入第四与门GA14的输出信号和结点43处的第二时钟信号；第四位计数器48，用的根据第五与门GA15的输出信号进行其计数操作，以产生第四计数信号；和第六与门GA16，用以输入第四与门GA14的输出信号和第四位计数器48的第四计数信号。第五与门GA15适用于将结点43处的第二时钟信号传递给第四位计数器48的时钟端，同时使第四与门GA14的输出信号处于逻辑高电位。第五与门GA15的输出信号具有结点43处第二时钟信号频率的1/4，并具有与第二时钟信号同步的脉冲。第五与门GA15的输出信号由于第五与门GA15传播延迟时间也具有比第二时钟信号长的脉冲持续时间。第四位计数器48在第五与门GA15脉冲信号的每个下降沿处反相其输出信号，以产生第四计数信号。第四位计数器48的第四计数信号具有结点43处第二时钟信号频的1/8，并具有50％的工作循环。第六与门GA16“与”上第四与门GA14的输出信号和第四位计数器48的第四计数信号，用以检测时间点，使第二至第四位计数信号，用以检测时间点，使第二至第四位计数器44，46和48的第二至第四计数信号均处于逻辑高电位。与操作的结果，第六与门GA16产生一脉冲信号，它具有第二位计数器44的第二计数信号频率的1/4，并具有与第二计数信号相同的脉冲持续时间。
6位高速计数器电路进一步包括一第七与门GA17，用以输入第六与门GA16的输出信号和结点43处的第二时钟信号；第五位计数器50，用以根据第七与门GA17的输出信号进行其计数操作，以产生第五计数信号；和第八与门GA18，用以输入第六与门GA16的输出信号和第五位计数器50的第五计数信号。第七与门GA17适用于将结点43处的第二时钟信号传递给第五位计数器50的时钟端，同时使第六与门GA16的输出信号处于逻辑高电位。第七与门GA17的输出信号具有结点43处第二时钟信号频率的1/8，并具有与第二时钟信号同步的脉冲。第七与门GA17的输出信号由于第七与GA17传播延迟时间也具有比结点43处第二时钟信号要长的脉冲持续时间。第五位计数器50在第七与门GA17脉冲信号的每个下降沿处反相其输出信号，以产生第五计数信号。第五位计数器50的第五计数信号具有结点43处第二时钟信号频率的1/16，并具有50％的工作循环。第八与门GA18“与”上第六与门GA16的输出信号和第五位计数器50的第五计数信号，以检测时间点，使第二至第五位计数器44，46，48和50的第二至第五计数信号均处于逻辑高电位。“与”操作的结果，第八与门GA18产生一脉冲信号，其具有第二位计数器44第二计数信号频率的1/8，具有与第二计数信号相同的脉冲持续时间。
6位高速计数器电路进一步包括第九与门GA19，用以输入第八与门GA18的输出信号和结点43处的第二时钟信号；和第六位计数器52，用以根据第九与门GA19的输出信号进行其计数操作，以产生第六计数信号。第九与门GA19适用于将结点43处的第二时钟信号传递给第六位计数器52的时钟端，同时使第八与门GA18的输出信号处于逻辑高电位。第九与门GA19的输出信号具有结点43处第二时钟信号频率的1/16，并且具有与第二时钟信号同步的脉冲。第九与门GA19的输出信号由于第九与门GA19传播延迟时间也具有比结点43处第二时钟信号长的脉冲持续时间。第六位计数器52在第九与门GA19脉冲信号的每个下降沿处反相其输出信号，以产生第六计数信号。第六位计数器52的第六计数信号具有结点43处第二时钟信号频率的1/32，并具有50％的工作循环。然后，第六位计数器52将第六计数信号输出给输出线45。
结果，第一至第六位计数器42，44，46，48，50和52以这样的方式分别与输入线41的第一时钟信号同步地操作，使得它们在由第一时钟信号的下降沿处两个与门和一位计数器的总传播延迟时间以后分别产生其输出信号。也就是说，第一和第二位计数器42和44的输出信号是分别在第一时钟信号的下降沿处的一个与门和一个位计数器的总传播延迟时间以后而产生的，并且第三至第六位计数器46，48，50和52的输出信号是分别在由第一时钟信号下降沿处的两个与门和一个位计数器的总传播延迟时间的后而产生的。因此，通过调整门和位计数器的数量可以适当地设置由输入时钟信号上升或下降沿到产生计数值的延迟时间。
通过上述描述可以清楚地看到，按照本发明，最低位和最高位计数器可与时钟信号同步地操作，以减小从时钟信号的应用到计数值的产生的延迟时间。因此，本发明的高速计数器电路可在高速下进行计数操作。进一步地，本发明的高速计数器电路可以调整以时钟信号的应用到按所需产生计数值的延迟时间，使得计数值明显地与其它电路的输出信号相一致。
虽然为了达到说明的目的已公开了本发明的优选实施例，本技术领域的普通专业人员将会知道，各种改型。添加和替换均是可能的，但其均不会脱离后续权利要求中所限定的本发明的范围和精神。
权利要求
1.一种高速计数器电路，包括一输入线，用以输入时钟信号；至少两个位计数器，用以根据所述输入线的时钟信号产生至少两位的计数值；和相应于所述至少两个位计数器的至少一个较高位计数器的输出信号的至少一时钟同步装置，用以将所述输入线的时钟信号传递给所述至少两个位计数器的较低位计数器。
2.如权利要求1的高速计数器电路，其中所述至少一时钟同步装置包括逻辑装置，用以检测时间点，使得所述至少一较高位计数器的输出值具有一特定逻辑值；和转换装置，用以根据所述逻辑装置的输出信号将所述输入线的时钟信号传递给所述较低位计数器。
3.如权利要求2的高速计数器电路，其中所述特定逻辑值是高电平。
4.如权利要求3的高速计数器电路，其中所述逻辑装置包括一个与门，用以相对于所述至少一较高位计数器的输出信号进行与操作。
5.如权利要求3的高速计数器电路，其中所述转换装置包括一个与门，用以将所述输入线的时钟信号传递给所述较低位计数器，同时使所述逻辑装置的输出信号具有特定逻辑值。
6.如权利要求1的高速计数器电路，其进一步包括所述延迟装置，用以经过所述至少一时钟同步装置的传播延迟时间来延迟所述输入线的时钟信号，并将经延迟的时钟信号提供给所述至少两个位计数器中的最高位计数器。
7.如权利要求6的高速计数器电路，其中所述延迟装置包括一逻辑门，用以根据一驱动电压来延迟所述输入线的时钟信号。
8.如权利要求7的高速计数器电路，其中所述驱动电压处于高电位。
9.如权利要求8的高速计数器电路，其中所述逻辑门包括一个与门。
全文摘要
高速计数器电路含输入线以输入时钟信号；至少两个位计数器，根据所述输入线的时钟信号产生至少两位计数值；相应于所述两个位计数器的至少一较高位计数器的输出信号的至少一时钟同步装置，以将所述输入线的时钟信号传递给所述至少两个位计数器中的较低位计数器；和延迟电路，经过所述至少一时钟同步装置的传播延迟时间来延迟所述输入线时钟信号，并将经延迟的时钟信号提供给所述至少两个位计数器中的最高位计数器。
文档编号H03K23/00GK1140933SQ9610512
公开日1997年1月22日 申请日期1996年5月15日 优先权日1995年5月15日
发明者吴锺勋 申请人:现代电子产业株式会社