专利名称：数字式视频水平同步脉冲检测器与处理器的制作方法
技术领域：
本发明一般地涉及模拟视频信号的数字处理，并特别涉及用于检测和处理模拟视频信号中的水平同步脉冲的数字式视频水平同步脉冲的检测器和处理器。
当今有很多视频产品处理模拟视频信号的数字表示。例如，视频数字化器，数字式视频扰频器与解扰频器，电视，盒式录像机以及按数字格式记录模拟信号的录像机。每一种这些视频产品之中，模拟视频信号一般被数字化并在存储器中存储供以后使用。
在模拟系统和数字系统中都必须在模拟视频信号中抽取使得每一水平扫描行同步的以便显示图象的水平同步脉冲。在使用隔行扫描的标准的NTSC(国家电视制式委员会)合成模拟视频信号中，每垂直帧有大约525条水平扫描行。这种帧分为两个垂直扫描场(即奇数场和偶数场)，每一场有262.5水平扫描行。水平同步脉冲对每一水平扫描行发生以便提供显示图象的水平同步。
在当今使用的很多数字视频产品中，除了产生数字化的模拟视频信号的水平同步存储变换之外，来自模拟视频信号的水平同步脉冲是以纯数字格式再生的并用于图象的水平行同步。在存储变换时，数字化的模拟视频信号的每一个象素一般以X和Y地址被存储在带有用来复位X地址的水平同步脉冲和用来复位Y地址的垂直同步脉冲的数字存储器中。此外，再生的水平同步脉冲也可用作为屏上显示电路中的定时信息。
大部分传统水平同步脉冲的检测使用模拟微分电路进行。然而，对于数字视频产品使用这种普通的模拟电路是不实际的，因为需要数目和尺寸很大的模拟组件。可使用数字式信号处理代替模拟水平同步脉冲检测装置。可是，对于水平同步脉冲检测使用普通的数字信号处理也有几个缺点。具体而言，通常需要昂贵的大量的数字门电路。如果不能集成这种电路为单一的集成电路，则这也造成其很大的困难。而且，简单的模拟和数字水平同步检测器一般具有不良的抗扰性，并为了达到较好的抗扰性而造成电路过于复杂及过于昂贵。
那么所需要的是没有上述缺点的数字视频水平同步脉冲检测器和处理器。这又将降低所需要的门电路的数量，增加抗扰性并减小尺寸，而使得该系统可以同其它视频处理电路一同集成为单一的集成电路。因而本发明的一个目的就是提供这种数字视频水平同步脉冲检测器和处理器。
根据本发明的教导，公开了一种用于检测和处理视频信号中的水平同步脉冲的数字视频水平同步脉冲检测器和处理器。该数字视频水平同步脉冲检测器和处理器检测水平同步脉冲并产生用于提供水平图象同步、存储变换和屏上显示定时的处理的水平同步脉冲。基本上这是通过响应水平同步脉冲和表示定时脉冲相对于窗口脉冲的时间位差的信号而产生定时脉冲达到的。一个计数器响应定时脉冲产生处理的水平同步脉冲并取决于定时脉冲出现在窗口脉冲内部还是外部而被调节。
在一个较佳实施例中，脉冲检测器响应每一个水平同步脉冲产生一定时脉冲。一个同步位置误差装置对于每一定时脉冲相对于响应的窗口脉冲产生一时间位置误差信号。一窗口脉冲产生器产生窗口脉冲并限制定时的位置误差信号到最大值。当定时脉冲出现在对应的窗口脉冲内部或者外部时一捕获装置进行跟踪。一平均装置用于响应时间位置误差而产生一表示平均误差的信号。这时一计数器用于对定时脉冲锁相以产生处理的水平同步脉冲。当定时脉冲出现在对应的窗口脉冲内部时，该计数器由平均误差信号调节，并且当预定数目的定时脉冲出现在对应的窗口脉冲外部时，则该计数器在定时脉冲期间以预定的数值加载以便使得定时脉冲与对应的窗口脉冲校准。
使用本发明提供了用于检测视频信号中水平同步脉冲的数字视频水平同步脉冲检测器和处理器。结果，基本上消除了与当前水平同步脉冲检测器和处理器相关的上述缺陷。
在阅读了以下的说明并参见以下附图之后，对于本领域技术人员而言本发明的其它优点将变得显而易见，这些附图为
图1是本发明的一个实施例的简要框图；图2A和2B是本发明的水平同步检测电路的简要框图；图3是本发明的同步位置误差电路的简要框图；图4是本发明的捕获电路的简要框图；图5是本发明的本机水平计数器和窗口产生电路的简要框图；图6A是本发明的长期平均电路的简要框图；图6B是由长期平均电路所使用的二进制数配置的表示；图7和8是当本发明处于跟踪模式时所产生的波形图的序列；以及图9和10是当本发明处于捕获模式时所产生的波形图的序列。
以下有关用于检测和处理模拟视频信号中的水平同步脉冲的数字式水平同步脉冲检测器和处理器的较佳实施例的说明仅仅是示例性的，并且绝对不是要对本发明或其应用或使用进行限制。而且，虽然在以下参照NTSC(国家电视制式委员会)格式的视频信号对本发明进行了详细说明，本领域技术人员都能理解，如同所附权利要求定义的本发明明显地不限于仅仅用于NTSC格式的视频信号，并能够包括其它类型的视频信号格式，诸如PAL(逐行倒相)或者SE-CAM(顺序传送彩色与记忆制)。
参见图1，示出了用于检测和处理模拟视频信号中的水平同步脉冲以便再生一个稳定的禁噪的数字水平同步脉冲的数字视频水平同步脉冲检测器和处理器10。数字视频水平同步脉冲检测器和处理器10使用8-位数字-模拟转换器12用于接收NTSC制式的模拟视频信号14。图7-10明显所示的模拟视频信号14包括大约每隔63.5微秒(μsec)或者15.734 KHz出现的多个水平同步脉冲16。水平同步脉冲16在模拟视频信号14的消隐部分18之后出现。
8位模拟-数字转换器12使得模拟视频信号14以大约1 4.318MHz较佳的时钟速率数字化，该速率大约四倍于模拟视频信号14中的色同步信号20的频率(图8)。产生14.318MHz的时钟一个方法在__________所提交的由发明人Guzzino及Robert w.hulvey所称的标题为“DIGITAL PHASE ERROR DETECTORFOR LOCKING TO COLOR S U B CARRIER OF VIDEO SIG-NALS”的申请序号No.(TRW Docket No.12-0686)中详细说明，该文献在此结合作为对照。然而，本领域技术人员熟知，产生用于模拟-数字转换器12的14.318MHz的时钟脉冲的各种其它方法也是可以使用的。以下称为基准时钟(RCLK)22的14.318MHz的时钟脉冲也在整个数字视频水平同步脉冲检测器和处理器10中使用。
一个8位的数字数据流由该模拟-数字转换器12产生并施加到水平同步检测电路24。水平同步检测电路24由基准时钟22定时标并检测模拟视频信号14中的水平同步脉冲16。施加到水平同步检测电路24的该8-位的数字数据流首先被低通滤波去除水平同步脉冲16附近的几乎所有色同步信号20和其它寄生噪声。然后水平同步检测电路24通过对该数字数据流削波或者箝位提取其有效视频部分26的视频信号14。
一旦该数字数据流被箝位，则水平同步检测电路24通过使用数字延迟和差分电路的该数字数据流的微分而检测水平同步脉冲16。然后水平同步检测电路24输出1位定时脉冲或者外部水平同步脉冲30(即，EXT HSYNC)(图7)，该脉冲施加到一个同步位置误差电路32(图1)。同步位置误差电路32在HSYNC输入34接收外部水平同步脉冲30。如果外部水平同步脉冲30在窗口脉冲38处所接收的窗口脉冲36之内(图7-10)，则对外部水平同步脉冲30的上升边部分相对于一个内部计数器的一定的计数进行测量，其细节将在以下讨论。如果外部水平同步脉冲30的上升边不在窗口脉冲36内的中心，则从来自复位误差脉冲162被复位的这一计数器产生正的或者负的时间位置误差数值。这一误差数值从误差输出40输出。如果如果外部水平同步脉冲30的上升边不在窗口脉冲36内，则1一位的范围输出的输出42变为低电平(即数字逻辑“0”)，该电平施加到捕获电路44。此外，时间位置误差数值由于窗口脉冲36而有最大误差数值的限制。
捕获电路44主要是取决于来自范围外输出42的数字输出进行递增计数或者递减计数。只要外部水平同步脉冲30出现即窗口脉冲36的范围外(范围外输出42＝0)，则捕获电路44向上或者正向加量。只要出现外部水平同步脉冲30出现在窗口脉冲36之内(范围外输出42＝1)，则捕获电路44向下或者负向减量。如果捕获电路44加量到预定的最大数值，则捕获电路44捕获电路44输出一个1位数字高电平信号(即数字“1”)指示数字视频水平同步脉冲检测器和处理器10现在处于“捕获”模式，这种模式出现在当外部水平同步脉冲30没有被正确地跟踪时，即在窗口脉冲36之内出现。当外部水平同步脉冲30被跟踪时，捕获电路44输出一个1位数字低电平信号(即数字“0”)指示数字视频水平同步脉冲检测器和处理器10处于“跟踪”模式。
捕获电路44的数字输出施加到本机水平计数器48。本机水平计数器48的主要作用如同锯齿波振荡器那样相对外部水平同步脉冲30被锁相。水平计数器48由基准时钟22标时，并具有等于视频信号14中的信号水平行周期的周期。这就是说，在NTSC制式中，水平计数器48将从0到909计数，然后复位为0，并再次连续计数到909，因为每一水平扫描行中有910个采样或者象素。
当水平计数器48处于“跟踪”模式(即捕获输入46＝0)时，该水平计数器从0到909连续计数，并在H状态更新信号52期间在外部水平同步脉冲30已经出现之后由一调节输入50调节。这一调节在水平计数器48中的计数的就位使得下一个外部水平同步脉冲30在窗口脉冲36的中心附近就位。
当水平计数器48处于“捕获”模式时(即捕获输入46＝1)，水平计数器48在外部水平同步脉冲30期间以预定的数值加载。该预定的数值使得水平计数器48中的计数加载到这样一个位置，其中外部水平同步脉冲30应当在下一个外部水平同步脉冲30出现期间位于窗口脉冲36之中。
窗口产生器电路54产生用来确定本机水平计数器48是否被锁定在外部水平同步脉冲30的窗口脉冲36以及外部水平同步脉冲30相对于窗口脉冲36的相对定时或者相位差。设置窗口产生器电路54产生窗口脉冲36，使得在该脉冲期间外部水平同步脉冲30应当出现，并最好被设置得在水平计数器48的计数22到37期间出现。窗口产生器电路54还对于相位或者定时误差的最大值设置限度。
来自同步位置误差电路32的误差信号施加到长期平均电路58的误差输入56。长期平均电路58接收来自误差输入56的误差数值信号并对于该误差数值与以前在泄漏累加器中所累加的误差数值求平均值，该泄漏累加器在每一水平行被更新，其细节将在以下讨论。然后表示平均误差该信号在平均输出60被输出，该输出施加到水平计数器48的调节输入50。这一平均误差信号在“跟踪”模式下用来细调或者调节水平计数器48的计数使得外部水平同步脉冲30基本上出现在窗口脉冲36的中心。如果捕获电路44加量到其最大预定数值，于是置水平计数器48于“捕获”模式(即捕获输入46＝1)，则来自捕获电路44的输出也施加到长期平均电路58中的捕获输入62，这使得以前累加的平均误差清零或者复位。
现在参见图2A和2B，图中示出水平同步检测电路24的详细框图。水平同步检测电路24从模拟—数字转换器12接收8位数字数据流，并丢弃第一两个(2)最低有效位(LSBs)而产生6位的数字数据流。丢弃该第一两个(2)位是由于水平同步检测电路24正在寻找数字化的水平同步脉冲16的下降边，并且第一两个(2)位一般为噪声。这6位的数字数据流施加到低通滤波器64，该滤波器对6位数字数据流求平均以平滑该信号并去除噪声和暂态。
低通滤波器64包含四个(4)6位D-Q数字寄存器66-72，其每一个由基准时钟22标时使得该6位数字数据流每一个延迟一个(1)时钟脉冲。例如，从数字寄存器66所输出的6位数字数据流将被延迟一个(1)基准时钟脉冲22，而数字寄存器72将被延迟延迟四个(4)基准时钟脉冲22。来自数字寄存器66-72被延迟的数字数据施加到8位加法器74，该加法器对施加到它的数字数据作加法并将其施加到数字寄存器76。加法器74为8位，因为否则来自寄存器66-72的累加数字数据将溢出。这一在加法器74的8位数字数据流施加到8位D-Q数字寄存器76以便使得该8位数字数据流与基准时钟22校准。底部两个(2)最低有效位(LSBs)再次被丢弃，因为这些位一般仅包含噪声成分，并对于确定水平同步信号16的下降边是不必要的。
然后该6位数字数据流施加到箝位电路78。箝位电路78包含6位二进制加权比较器80，一个2到1的多路复用器82及4位的D-Q数字寄存器84。二进制加权比较器80接收来自数字寄存器76的6位数字数据流并比较该数字数据的数值与预定的基准数值，该基准数值最好设定为15左右。如果数字数据流超过这一数值，则二进制加权比较器80输出1位的数字高电平输出到2到1的多路复用器82的一个选择输入。在接收该数字高电平输出时，多路复用器82输出一具有数值15的一个6位的二进制数。如果施加到二进制加权比较器80的数字数据小于15，则比较器80提供一个1位的数字低电平输出，使得来自数字寄存器76的6位的数字数据流通过2对1多路复用器82。来自多路复用器82的只有四个(4)最低有效位(LSBs)被使用，因为该数字数据的数值被箝位到15，而顶部(2)最高有效位(MSBs)将总是零(0)。这一4位的数字数据流被施加到4位的D-Q数字寄存器84使得该4位数字数据流再次与基准时钟22校准。
然后来自数字寄存器84的校准的4位数字数据流施加到检测器86的下降边。下降边检测器86包括两组三个(3)级联4位D-Q数字寄存器88-98，每一由基准时钟22标时。在由三个(3)基准时钟脉冲22通过三个(3)级联4位数字寄存器88-92延迟之前和之后(即每一数字寄存器88-92以1基准时钟脉冲22延迟4位数字数据流)该4位数字数据流施加到第一4位的差分器100。差分器100主要用来检测两个时间点之间的相当陡的斜坡，这种斜坡指示水平同步脉冲16的下降边。
来自差分器100的4位数字数据流施加到4位二进制加权比较器102，该比较器比较该4位数字数据流与预定的基准数值，该数值最好设定为八(8)。如果4位数字数据流的二进制数值大于或等于八(8)，则二进制加权比较器102输出一数字高电平输出指示一个脉冲边已经被检测到。
在由三个(3)基准时钟脉冲22以第二组三个(3)级联4位数字寄存器94-98延迟之前和之后(即每一数字寄存器94-98以1基准时钟脉冲22延迟4位数字数据流)，第二个4位差分器104接收数字数据流。施加到第二差分器104的4位数字数据流已经延迟至少三个(3)基准时钟脉冲22，大于由4位数字寄存器88-92施加到第一差分器102的4位数字数据流。于是，假如水平同步脉冲16已经被检测到，则该4位数字数据流表示数字视频信号14在水平同步脉冲16出现的点之前的一部分，该部分基本上是一个没有斜坡的平缓的线。
来自差分器104的4位数字数据流施加到第二二进制加权比较器106，该比较器比较这一数字数据与另一个预定的最好设定为二(2)的基准数值，这将指示基本是一个波形的小斜坡或者扁平部分。如果数字数据小于或者等于预定的基准数值二(2)，则二进制加权比较器106输出一个数字高电平输出。于是，下降边检测器86主要是形成一个电路，该电路寻找数字化视频信号14中的一个点，在该点三个采样中的累加的落差大于或者等于八(8)，并且最后的数值小于或者等于二(2)。当这一状况出现时，则已经检测到数字化水平同步脉冲16的下降边。从二进制加权比较器102和106的输出每一个被施加到一个AND门108。如果施加到该AND门的两个输入均为高电平，则指示由一深度斜坡(即下降边)跟随的扁平部分，而AND门输出一等同于外部水平同步脉冲的高电平定时脉冲。同时遇到的这两种情形的组合增加了抗扰性。
参见图7和9，图中示出表示水平同步检测电路24操作的波形图。在图7和9中可见，在数字化视频信号14时，低通滤波器64对水平同步脉冲16进行滤波，使得如数字数据112部分所示，平滑掉波形的尖峰并消除任何寄生噪声。此外，如同数字化数据114部分所示，箝位电路78箝位数字化数据为15的数值以消除视频信号14的有效视频部分26。波形116表示在斜坡超过预定数值8时二进制加权比较器102的输出。这发生在当数字寄存器92具有数值十(10)而数字寄存器84具有数值一(1)使得来自差分器100的差为九(9)时。波形118表示当斜坡很小或者小于2时从二进制加权比较器106的输出。这发生在当数字寄存器98具有数值十(10)而数字寄存器94具有数值十(10)使得来自差分器100的差为零(0)时。在点120，两个二进制加权比较器102与106的输出为高电平而使得AND门108输出外部水平同步脉冲30。
参见图3，图中示出同步位置误差电路32的详细框图。同步位置误差电路32包括一个4位的计数器122，一个4位的数字解码器124以及一AND门126。如图7-10所示，当窗口脉冲36为高电平并且计数器122没有计数到其最大值+7时，4位的数字计数器122在-8到+7之间计数。当窗口脉冲36为高电平而计数器122的数值还没有达到+7时，到AND门126的两个输入为高电平引起AND门126向4位数字计数器的计数允许输入128输出数字高电平。在此期间，由基准时钟22所标时的计数器122输出一4位数字数据流，该数据流以2进制补码算法之下按二进制数从-8到+7递增，该算法用于整个数字视频水平同步脉冲检测器和处理器。
这一4位数字数据流施加到对该4位数字数据进行解码并在计数等于+7时输出一低电平的解码器124。当出现这种情形性时，从AND门126的输出变为低电平输出，这然后使得计数器122不再计数。除了向解码器124施加4位数字数据流之外，该4位数字数据流还施加到4位锁存器130。4位锁存器130锁存在接收来自水平同步检测电路24的外部水平同步脉冲30时的计数器数值。如在图7中所见，当外部水平同步脉冲30出现在窗口脉冲36之中时，在锁存器130中的数字数值表示外部水平同步脉冲30的上升边对于窗口脉冲36的中心的误差。如果外部水平同步脉冲30不出现在窗口脉冲36之中，则误差限制在最大值+7，向水平同步检测器和处理器10提供了抗扰性。该误差从误差输出40输出并由长期平均电路58的误差输入56接收。
同步位置误差电路32还包含在接收外部水平同步脉冲时锁存窗口脉冲36的一个1位锁存器132。如果当窗口脉冲36为高电平时出现外部水平同步脉冲30，则锁存器132锁存1位数字高电平输出到范围外输出42，如图7中范围外输出42所示，这表示外部同步脉冲在窗口脉冲36期间出现。如果当外部水平同步脉冲30出现时窗口脉冲36为低电平，则锁存器132在范围外输出42锁存1位数字低电平输出，如图9中所示，这表示外部同步脉冲30在窗口脉冲36期间没有出现。在在每一外部水平同步脉冲30出现之后，4位计数器122和锁存器132从水平计数器48以复位误差脉冲162被复位。这一复位误差脉冲162施加到4位计数器122的复位输入134和锁存器132的复位输入136。
参见图4，图中示出捕获电路44的详细框图。捕获电路44包括一个AND门138，一个5位D-Q数字计数器140，一个5位解码器142，及一个数字寄存器144。计数器140当范围外输出42为低电平时递增计数，并当范围外输出42为高电平时递减计数。计数器140在外部水平同步脉冲30产生后，关于每一H-状态更新脉冲52上升或者下降增量。来自计数器140的5位数字数据流施加到数字解码器142，该解码器在计数等于0时输出一数字高电平输出，而在计数等于31时输出一数字低电平输出。
在计数等于0时，数字高电平输出施加到AND门138，使得如果范围外输出42为高电平，指示计数器应当关于下一个H-状态脉冲52递减计数，到AND门138的两个高电平输出产生禁止计数器140对低于零(0)的计数的高电平输出。在达到计数等于31时，解码器142向数字寄存器144施加一数字高电平输出。在接收下一个H-状态更新脉冲52时，数字寄存器144向捕获输入46输出数字高电平输出，这置水平计数器48于“捕获”模式。应当注意的是，由于计数器140是5位计数器，在计数31之后它转变为数值零(0)，因而计数器140的复位是不必要的。
参见图5，图中示出水平计数器48和窗口产生电路54的详细框图。在图8和10中可见，这一电路包括一个10位的数字计数器146，该计数器在每一基准时钟脉冲22加1地从0到909递增计数。计数器146包括一个加载输入148，一个加载控制输入150以及一个复位152。当加载控制输入150接收一数字高电平时，在加载输入148处的10位数字数值被加载到计数146，这立刻使得计数器146置于这一计数数值。在加载输入148的数值由10位的2到1多路复用器152确定，该多路复用器由捕获输入46控制。加载控制输入150由1位的2到1的多路复用器156控制，该多路复用器也由捕获输入46控制或者选择。
当捕获电路46为指示水平计数器48在“跟踪”模式的低电平时，施加到加载输入148的数值从10位加法器158接收。加法器158使得计数器146的当前值与一(1)的10位的二进制数值相加，因而使得计数器增加一(1)。此外，已经从4位扩展到10位的在调节输入50处的数值加到加法器158。这一数值表示表示外部水平同步脉冲30相对于窗口脉冲36的的平均误差。从加法器158所加载的这一数值应当基本上使得窗口脉冲36与下一个外部水平同步脉冲30同心，于是计数器146保持对外部水平同步脉冲30的被锁定。加载到加载输入148的数值在H-状态更新脉冲52期间加载，设定这发生在计数器146的计数等于50时。于是，在计数等于50时，加法器158向计数值＝50增加1计数值，增加一个调节值使得计数器146处于一个新的数值。
当捕获输入46为数字高电平时，指示水平计数器48处于“捕获”模式，如图10中所示，通过多路复用器154向加载输入148加载一个预定的数值30。这发生在通过多路复用器156被施加到加载控制150的外部水平同步脉冲30期间，该加载控制150使得在外部水平同步脉冲30期间基本上确定窗口脉冲36的中心。这最终移动计数器146或者使之进入与外部水平同步脉冲30锁相的状态。
从计数器146所输出的10位数字数据流施加到10位数字解码器160，该解码器对10位数字数据流进行解码并在各种计数输出数字高电平输出。在计数22到27期间解码器160输出窗口脉冲36。复位误差脉冲162出现在计数800处，该脉冲用于复位同步位置误差电路32中的4位的计数器122及锁存器132。在计数909处，高电平输入施加到复位输入152以便复位计数器146为0，从而计数器在0到909之间连续地计数。经过处理的H-同步163在计数27到75之间产生，这表示水平同步脉冲16的再生的数字表示。H-状态更新52发生在计数50，这一状态由计数器146在“跟踪”模式期间使用，并在捕获电路44中使得5位计数器140加量。
转向图6A，图中示出长期平均电路58的示意框图。长期平均电路58主要接收来自误差输入56的误差数值信号并使用以下递归公式在泄漏累加器164中求误差信号的各个平均值 使用这一递归公式求误差值信号的平均向数字视频水平脉冲检测器和处理器10的全部操作提供了重要的抗扰性。
来自同步位置误差电路32的误差输出40的4位的数字误差值信号首先施加到长期平均电路58的误差输入56。这一误差数值信号施加到块166，该块向下移动4位数字数据11个位置，实际上以2,048除误差数值信号，并在两者的补码之下延伸符号位达11位而产生15位的数，以四个(4)最低有效位(LSBs)表示该项，递归公式为X(n)2048]]>转向图6B，图中示出最后的平均误差Y(n-1)由具有最高有效位的15位数的上部的四个(4)最高有效位(MSBs)组成，该数表示符号位和四与十五最高有效位之间的二进制点。来自同步位置误差电路32的误差数值信号(即X(n)/2048)由这15位数的底部的4位分数部分组成，使得由于这些误差是随时间积累的，故分数误差影响到4位整数值(即Y(n-1))。
来自块166的15位的数字数据施加到泄漏累加器164的15位加法器168。如果对于几个水平同步脉冲16误差数值(即X(n)/2048)为零，则泄漏累加器164由于泄漏累加器164的泄漏部分170在每一H-状态更新52期间随时间将指数地下泻。
泄漏累加器164包括一个累加平均误差Y(n)的15位的数字寄存器或者累加器172。在H-状态更新52期间，该15位的数字寄存器172每一水平行累加平均误差Y(n)一次。由15位寄存器172的输出表示最新的平均误差的递归方程式的项Y(n-1)。在块174处这项被向下移动11位，并且符号位被延伸11个位置，这实际上形成一个26位的数。在块174处，取出顶部的16个最高有效位(MS-Bs)。该16位数的顶部15位(MSBs)表示误差部分，而底部的第一位或者第十六位则表示舍入位。在输出176处，取出16位数的顶部15个最高有效位(MSBs)并施加到加法器178。在输出180处，取出第十六(16)最高有效位或者舍入位，并在施加到加法器178之前在反相器182被反相。加法器178还接收项Y(n-1)而产生递归公式的部分 舍入然后这一15位的数值施加到加法器168。
通过在反相器182反相舍入项，泄漏累加器164实际上进行舍入而具有在“0000.01111111111”二进制的平衡点，该数仅仅小于0.5小数。这一平衡点是泄漏累加器164在长时间接收0的输入误差数值(即X(n))之后收敛的稳定值。这一数值实际上是在数值″0001.00000000000″与″1111.11111111111″之间的中间，这些数值是累加器向相邻的误差纠正数值“滚动”过的点，并引起+1或者-1的纠正。平衡点在这里就位使得它将不靠近边界，因为这将在显示图象中产生抖动。在输出60处，取得来自寄存器172的顶部的四个(4)最高有效位(MSBs)，并用于最新的平均误差(Y(n-1))。
如果捕获电路44累加其最大预定的数值31，从而产生高电平输出，则这一高电平输出施加到长期平均电路58的捕获输入62，捕获输入62是施加到门184的。在下一个外部水平同步脉冲30期间，15位的寄存器172通过AND门被复位或者清零，于是可累加一个新的平均误差。这保证了更为精确的平均误差和进一步的抗扰性。
参见图8和10，示出在如上所述的跟踪模式和捕获模式的水平同步脉冲检测器和处理器10的操作。参见图8，图中示出跟踪模式的水平同步脉冲检测器和处理器10的操作。图8示出视频信号14及水平计数器48如何对于视频信号14计数以便在窗口脉中36之中产生外部水平同步脉冲30。此外，图8还示出同步位置误差电路32的4-位计数器122的输出，该计数器在窗口脉冲36期间从-8到+7计数，并由来自水平计数器48的复位误差162在计数800处复位。
参见图10，水平同步脉冲检测器和处理器10表示为捕获模式。在该捕获模式中，来自水平计数器48的计数数值与视频信号14不一致，从而外部水平同步脉冲30在窗口脉冲36期间不会出现。假如视频信号14中所示的最初的三个水平同步脉冲16出现在捕获电路44的计数28-30，则在继续的水平同步脉冲16(即计数31)上，当捕获脉冲46为高电平时水平计数器48中的数值被加载或者被降落为数值30，从而随后计数值在其适当的位置相对于视频信号校正，外部水平同步脉冲30出现在窗口脉冲36之中。
以上的讨论仅仅透露了并说明了示例性的本发明的实施例。任何一位业内人士从这种讨论以及所附图示和权利要求都会理解，各种变化、改形不同的方式在不背离如同以下权利要求所定义的本发明的精神和范围之下都是可以在其中作出的。
权利要求
1.一种用于检测和处理视频信号中的水平同步脉冲的数字式视频水平同步脉冲检测器和处理器，所述检测器和处理器包括用于响应所述水平同步脉冲而产生定时脉冲的脉冲检测装置；用于产生具有预定持续时间的窗口脉冲的窗口产生装置；用于产生所述定时脉冲相对于所述窗口脉冲的时间位置误差信号的同步位置误差装置；用于响应所述时间位置误差信号产生平均误差信号的平均装置；以及用于响应所述定时脉冲产生处理过的水平同步脉冲的水平计数器装置，由此当所述定时脉冲在所述窗口脉冲内出现时所述计数器装置由所述平均误差信号调节，并且当预定数目的定时脉冲出现在所述窗口脉冲之外时，所述水平计数器以一个预定数值加载。
2.根据权利要求1中所述的检测器和处理器，其中所述脉冲检测装置包含一个用于对于来自一个模拟—数字转换器中的视频信号数字化的数字数据流进行滤波的低通滤波器，以及一个用于对于该数字数据流箝位到预定数值的箝位装置。
3.根据权利要求2中所述的检测器和处理器，其中所述脉冲检测装置还包含一个用于判定在数字数据流中的水平同步脉冲的下降边的下降边判定器装置。
4.根据权利要求3中所述的检测器和处理器，其中所述下降边判定器装置包括一个第一斜坡检测装置用于判定辨识数字数据流中的脉冲边缘的相当深度的斜坡，以及一个第二斜坡检测装置用于判定辨识数字数据流中的脉冲的平坦部分的相当小的斜坡，其中当所述第一斜坡检测装置检测所述相当陡的斜坡而所述第二斜坡检测装置检测所述相当小的斜坡时，所述下降边检测器装置判定数字数据流中的水平同步脉冲的下降边并产生所述定时脉冲。
5.根据权利要求1中所述的检测器和处理器，其中所述同步位置误差装置产生一范围外信号用于辨识何时所述定时脉冲不出现在所述窗口脉冲之中。
6.根据权利要求5中所述的检测器和处理器，其中所述同步位置误差装置包括一个计数器装置用于在所述窗口脉冲期间计数以产生所述定时脉冲相对于所述窗口脉冲的所述时间位置误差信号。
7.根据权利要求5中所述的检测器和处理器，其中当所述定时脉冲不出现在所述窗口脉冲之中时所述述窗口脉冲限制最大时间位置误差信号。
8.根据权利要求5中所述的检测器和处理器，还包括用于累加所述定时脉冲出现在所述窗口脉冲之外的次数的捕获装置。
9.根据权利要求8中所述的检测器和处理器，其中所述捕获装置包括一个计数器，当所述定时脉冲出现在所述窗口脉冲之外时该计数器正向增量，而当所述定时脉冲出现在所述窗口脉冲期间时该计数器正向负向增量。
10.根据权利要求9中所述的检测器和处理器，其中当所述计数器正向增量到所述预定数时，所述水平计数器装置以所述预定数值加载，并且所述平均装置被复位为零。
11.根据权利要求1中所述的检测器和处理器，其中所述水平计数器装置包括一个计数器，该计数器由一基准时钟标时并具有基本上等于所述视频信号的信号水平行的周期。
12.根据权利要求11中所述的检测器和处理器，其中当预定数目的定时脉冲出现在所述窗口脉冲之外时，所述水平计数器装置在所述定时脉冲期间以预定数值加载以便在所述窗口脉冲之内校准所述定时脉冲。
13.根据权利要求1中所述的检测器和处理器，其中所述平均装置包括一个用于响应所述时间位置误差信号而累加所述平均误差信号的泄漏累加器装置。
14.根据权利要求13中所述的检测器和处理器，其中所述平均装置使得所述时间位置误差信号除以一个除数以便产生一个关于施加到所述泄漏累加器装置的所述平均误差信号的一个分数误差信号。
15.根据权利要求14中所述的检测器和处理器，其中所述泄漏累加器装置包括可进行操作而接收所述分数误差信号的一个加法器，可进行操作累加所述分数误差信号以产生所述平均误差信号的一个数字寄存器，以及用于产生由所述加法器求和的泄漏项的泄漏装置。
16.一种用于检测和处理视频信号中的水平同步脉冲的数字式视频水平同步脉冲检测器和处理器，所述检测器和处理器包括一个脉冲检测器，所述脉中检测器可操作响应每一水平同步脉冲而产生一定时脉冲；一个同步位置误差装置，所述同步位置误差装置对于相对于对应的窗口脉冲每一定时脉冲可操作产生时间位置误差信号；一个窗口脉冲产生器，所述窗口脉冲产生器可操作产生所述窗口脉冲并限制所述时间位置误差信号到一个最大值；一个捕获装置，所述捕获装置当所述定时脉冲出现在所述对应的窗口脉冲之内和之外时可操作进行跟踪；一个平均装置，所述平均装置可操作响应所述时间位置误差信号产生平均误差信号；以及一个计数器器，所述计数器可操作对所述定时脉冲进行锁相以产生处理的水平同步脉冲，由此当所述定时脉冲在所述对应的窗口脉冲内出现时所述计数器由所述平均误差信号调节，并且当预定数目的定时脉冲出现在所述对应的窗口脉中之外时，所述水平计数器在定时脉冲期间以一个预定数值加载以便校准所述定时脉冲与所述对应的窗口脉冲。
17.根据权利要求16中所述的检测器和处理器，其中所述脉冲检测器包括一个低通滤波器，该滤波器包括由一基准时钟标时的多个级联数字寄存器，从而该数字寄存器的输出施加到一个加法器用于对于从视频信号数字化的数字数据流滤波。
18.根据权利要求16中所述的检测器和处理器，其中所述脉冲检测器包括一个下降边检测器，它可操作对每一水平同步脉冲的下降边通过辨识所述水平同步脉冲的下降边与所述水平同步脉冲的基本上平坦的部分而进行检测。
19.根据权利要求16中所述的检测器和处理器，其中所述同步位置误差装置包括一个误差计数器，它可操作在所述窗口脉冲期间在预定的误差边界之间进行计数以便产生所述定时脉冲相对于所述对应的窗口脉冲的中心的所述时间位置误差。
20.根据权利要求16中所述的检测器和处理器，其中所述捕获装置包括一个计数器，该计数器当所述定时脉冲出现在所述对应的窗口脉冲之外时向所述预定数正向增量，而当所述定时脉冲出现在所述对应的窗口脉冲期间时向一个预定的最小数值负向增量。
21.根据权利要求16中所述的检测器和处理器，其中所述平均装置使得所述时间位置误差信号除以一个除数值以便产生分数的误差信号，该信号施加到一个泄漏累加器以产生所述平均误差信号。
22.一种用于检测和处理视频信号中的水平同步脉冲的以便产生处理的水平同步脉冲的方法，所述方法包括步骤响应每一水平同步脉冲而产生一定时脉冲；对于相对于窗口脉冲的每一定时脉冲产生时间位置误差信号；平均所述时间位置误差信号而产生平均的误差信号；当所述定时脉冲出现在所述对应的窗口脉冲之外时进行辨识；当所述定时脉冲出现在所述对应的窗口脉冲之内时进行辨识；当定时脉冲在所述对应的窗口脉冲之内出现时以所述平均误差信号调节一计数器；当预定数目的定时脉冲出现在所述对应的窗口脉冲之外时，向所述计数器在定时脉冲期间加载一个预定数值以便校准所述定时脉冲与所述对应的窗口脉冲；以及产生处理的水平同步脉冲。
23.根据权利要求22中所述的方法，还包括限制时间位置误差信号到最大值的步骤。
24.根据权利要求22中所述的方法，其中当所述定时脉冲在所述对应的窗口脉冲之外或者之外时进行辨识的步骤还包括跟踪所述定时脉冲出现在所述对应的窗口脉冲之外和之外的次数的步骤。
25.根据权利要求22中所述的方法，其中产生定时脉冲的步骤包括步骤辨识脉冲边缘以及辨识所述脉冲相当平缓的部分以确定所述脉冲为所述水平同步脉冲。
26.根据权利要求22中所述的方法，其中对所述时间位置误差信号求平均的步骤还包括使得所述时间位置误差信号除以一个除数值而产生所述平均误差信号的分数误差部分的步骤。
全文摘要
用于检测和处理视频信号中的水平同步脉冲的数字式视频水平同步脉冲检测器和处理器。包括产生定时脉冲的脉冲检测器；产生时间位置误差信号的同步位置误差装置；产生窗口脉冲并限制时间位置误差信号的窗口脉冲产生器；跟踪的捕获装置；产生平均误差信号的平均装置；对定时脉冲进行锁相以产生处理的水平同步脉冲的计数器。
文档编号H03L7/099GK1152235SQ9610858
公开日1997年6月18日 申请日期1996年7月3日 优先权日1995年12月12日
发明者罗伯特·W·赫尔维 申请人:Trw公司