专利名称：电势生成电路的制作方法
背景技术：
1.发明领域本发明涉及到一个半导体集成电路，更具体而言，涉及利用连成二极管的MOS晶体管的阈电压来设计电势生成电路的半导体集成电路。
2.现有技术描述近来，随着便携式设备，如，笔记本个人计算机、蜂窝电话、个人手提电话等的迅速发展和应用，对于低功耗类型半导体集成电路的需求正在增加。为实现低功耗最普遍采用的方法是用低压电源驱动半导体集成电路。然而，当使用低压电源驱动半导体集成电路时，会产生这样一个缺点由MOS晶体管的阈电压导致的电压降与电源电势的比率较大，而且，使用MOS晶体管的阈电压带来的电压降使得实现电势调整变得尤为困难，这严重影响了电路的设计。
图14是常规的基片电势生成电路的电路图(这里称为VBB生成电路)，例如它在USP4,559,548中有对应的描述。图14中，参考电势节点“a”与地电位VSS相连；输出节点“b”是产生基片电压VBB的一端子，这里VBB低于地电势VSS。在输出节点“b”和参考电压节点“a”之间，连成二极管的P沟道MOS晶体管“P1”和“P2”被串联连接，以使它们按同一正方向排列，“ P1”和“P2”的背栅极(back gate)连至电源电压VCC。数字“ q”表示两个连成二极管的P沟道MOS晶体管“P1”和“P2”之间的连接节点，同时该节点通过电容“C”连到输入节点“d”。交流输入信号φ加至输入节点“d”。
具有上述构造的该常规VBB生成电路的运行下面将作描述。当输入信号“φ”到达VCC电平时，由于电容“c”的容性耦合，两个连成二极管的P沟道MOS晶体管的连接点“q”的电压将上升。这时候，正向偏置只加到P沟道MOS晶体管“P1”上，而“P1”是两个P沟道MOS晶体管中连至地节点“a”的那一个晶体管，由此，只有P沟道MOS晶体管“P1”是导通的，结果连接节点“q”的电势会降低。接着，当输入信号φ降至VSS时，由于电容“c”的容性耦合，连接节点“q”的电势将进一步降低。结果，正向偏置就只加至P沟道MOS晶体管“P2”上，而“P2”是两个晶体管“ P1”和“P2”中连至输出节点“b”的那一个晶体管，因此，只有P沟道MOS晶体管“P2”是导通的，电荷从输出节点“b”获得，输出节点“b”的电势就会相应降低。通过重复以上所述的过程，低于地电势VSS的基片电势VBB就可从输出节点“b”获得。一般地，执行这种操作的电路称为充电泵电路。设两个连成二极管的P沟道MOS晶体管“P1”和“P2”有相同的阈值电压Vth，计算由图14中的VBB生成电路产生的电势的表达式为-(VCC-2|Vth|)。因为VCC＝3.3v MOS晶体管的阈电压|Vth|通常为0.7v左右，对于低压电源来说，VBB生成电路中VBB的值是-1.9V，此值只有电源电压绝对值的58％。在这种使用由低压电源驱动的MOS晶体管的阈电压|Vth|的电路中，MOS晶体管的电压降占了电源电压很大的比例。
在以基本上与VBB生成电路相同的功能运作的VPP生成电路230中，也存在着同样的问题，但VPP生成电路是产生一个高于电源电势VCC的升高电势VPP。此电路示于图15，在USP3,805,095有描述。
发明概要在常规的电势生成电路中，如上描述的VBB生成电路和VPP生成电路，存在着这样的问题MOS晶体管的阈电压|Vth|占电源电压VCC的百分比尤其在以低电压电源运行时较高，因此充电泵电路的性能就非常差。
本发明解决了以上所述的问题。其中一个目标是考虑电源电压，尤其是低压电源驱动时，提供高性能的电势生成电路。
此发明的另一目标是提供能快速产生预定电势的基片电势生成电路。
根据此发明的总体设想，一个电势生成电路包括两个MOS晶体管，每个都是连成二极管的，为了能使它们按同一正方向排列，此两晶体管串联连接于输出节点与电源电势节点之间，它们各自的背栅极连接到MOS晶体管自身的栅极上；以及一个电容，它连接在所说两个晶体管连接节点与输入交流信号的输入节点之间。
附图简述图1是本发明应用的DRAM的方框图。
图2是一方框图，表示图1所示的一个内部电势生成电路组的一个例子。
图3所示是根据本发明MOS晶体管阈电压关于源极和背栅极之间电压的关系特性。
图4所示是本发明的一个实施方案中VBB生成电路的电路图。
图5所示是本发明另一个实施方案中VBB生成电路的电路图。
图6所示是本发明中VBB生成电路又一个经修改后的例子的电路图。
图7所示是本发明中又另一例VBB生成电路。
图8所示是本发明中VBB生成电路运行的时序图。
图9是根据本发明的一个实施方案的VPP生成电路的电路图。
图10是根据本发明的另一个实施方案的VPP生成电路的电路图。
图11是根据本发明VPP生成电路又一例修改后的电路图。
图12是根据本发明VBB生成电路的又另一个例子的电路图。
图13是本发明VPP生成电路运行的时序图。
图14是现有技术下VBB生成电路的电路图。
图15是现有技术下VPP生成电路的电路图。
在所有的图中，相同的元件被赋于了相同的标号。
优选实施方案详述图1是本发明所应用的DRAM(动态随机存取存储器)的方框图，包括一个内电势生成电路组200，一个POR电路210和一个存储器单元阵列101，此阵列包括排成多行多列的多个存储器单元。一个/RAS(行地址选通)缓冲器110接收一个外加的外部/RAS信号，并把此/RAS信号输出到一个地址缓冲器130中；一个/CAS(列地址选通)缓冲器120接收外加的/CAS信号并输出/CAS信号到地址缓冲器130中。地址缓冲器130接收一个外部地址信号ext Ai(i＝0，1，2……)和/RAS信号，锁定外部地址信号ext Ai，为内部电路输出一个行地址信号RAi和/RAi，并且接收外部地址信号ext Ai(i＝0，1，2，……)和/CAS信号，锁定外部地址信号ext Ai，为内部电路输出列地址信号CAi和/CAi。
标号为140的行解码器从地址缓冲器130中接收到行地址信号RAi和/RAi，并选择相应的字线；一个标号为150的列解码器从地址缓冲器130中接收到CAi和/CAi信号并选择相应的读出放大器和I/O电路170，放大由比特线上读出的存储器单元101的电势并传送由比特线上读出的存储器101的数据。标号160是一个字驱动器，用于提升由行解码器140选择的字线电压；180是一个读、写控制电路，它接收一个写使能信号pxt/WE和一个来自外部的输出使能信号ext/oE，并输出一个信号wo用于控制内部电路的读和写；190是一个I/O缓冲器，它从读写控制电路180接收信号WO，并在写的情况下把来自外部的信号extDin通过数据线传送到读出放大器和I/O电路170，而在读出的情况下，通过读出放大器和I/O电路170和数据线把从存储器单元中读出的数据作为数据ext Dout输出到I/O脚。
图2是图1中内部电势生成电路组200的方框图，它包括一个VBB生成电路220，用于产生低于地电势VSS的基片电压VBB；一个VPP生成电路230，用于产生高于VCC的升高电势VPP；一个中间电势生成电路，用于生成一中间电势1/2VCC，作为单元板(plate)电势VCP和比特线预充电电势VBL；和一个参考电压生成电路250，用于产生参考电压Vref。
图4是本发明优选实施方案VBB生成电路220的电路图，图8是其运行的时序图。在图4中，参考标号221a指定了一参考电势节点，此例中，该参考电势节点与地电势VSS相连。标号221b指定了用于输出基片电势VBB的一个输出节点；221n1和221n2为N沟道MOS晶体管，每个晶体管都是连成二极管，且此两晶体管连接于输出节点221b和地电势节点221a之间，以便按相同的正方向从输出节点221b到地电势节点221a排列，另外，此两晶体管的背栅极与各自的栅极相连；标号221q1是两连成二极管的N沟道MOS晶体管221n1和221n2的连接节点；221d是用于接收交流输入信号φ的输入节点；最后，221c1是一连接于输入节点221d和节点221q1之间的电容。
当MOS晶体管的背栅极与栅极相连时，其阈电压由图3所示。图3是MOS晶体管阈电压Vth随MOS晶体管背栅板和源极之间的电势差VBS的波动曲线，阈电压的表达式如下Vth＝V0+K[(2φF+VBS)1/2-(2φF)1/2](1)这里VBS为背栅极电压(基于源极电压)，K为体效应常数，φF为表面电势，V0为VBS＝0v时的阈电压。
在图3中，(d)表示MOS晶体管的背栅和源极之间的电势差VBS等于MOS晶体管的阈值电压Vth的交点。从图3中很容易看出，由于VBS＝Vth，在常规情况VBS＝-1.5V下有可能使阈电压从0.7v降至0.25v，此电压比MOS晶体管在VBB＝0v时的阈电压0.35还小0.1v。因此VBS变得与Vth相等。要使VBS＝Vth，可以通过把MOS晶体管的背栅极与栅极相连实现。在以下描述中，为了清楚起见，|Vth0|表示背栅极与栅极相连时MOS晶体管阈电压的绝对值，而|Vth|表示VBS0＝-1.5V时的常规阈电压。
图4中VBB成电路的运行参考图8的时序图来描述。在图8中，(a)表示输入信号φ的电势改变，(b)表示连接节点221q1的电势N221q1的变化，(c)表示图4中VBB生成电路输出节点221b的电势VBB的变化。
首先，当输入信号φ从VSS上升至VCC时，由于电容221c1的容性耦合，连接节点221q1的电势N221q1从VSS上升到VCC。这时候，在两个连成二极管的N沟道MOS晶体管221n1和221n2中，只有连接到地电位节点221a的N沟道MOS晶体管221n1在正向加偏压，而且也只有此N沟道MOS晶体管221n1是导通的。因此连接节点221q1的电势N221q1将从VCC向下降落。然后，当输入信号φ从VCC下降至VSS水平时，一旦由于电容221c1的容性耦合电势降低，连接节点221q1的电势N221q1从该降落处进一步下降。结果，现在，在两个连成二极管的N沟道MOS晶体管221n1和221n2中，只有与输出节点221b相连的N沟道MOS晶体管受正向偏压，且只有此N沟道MOS晶体管221n2是导通的，因此，电荷可从输出节点221b获得，并且输出节点221b的电势VBB下降。通过重复这些过程，就可产生低于地电势VSS的基片电势VBB。
当两个连成二极管的N沟道MOS晶体管221n1和221n2的阈电压绝对值均为|Vth|时，图4中VBB生成电路中产生的电势的计算值为-(VCC-2|Vth0|)。同时输出节点221b的电势VBB稳定在-(VCC-2|Vth0|)，如图8所示。在低压电源情况下，VCC＝3.3V且图3中MOS晶体管的阈电压为0.25V左右，因此图4所示VBB生成电路中的VBB为-2.8v，此值在绝对值上占电源电势的85％。
图5是另一个VBB生成电路，包括P沟道MOS晶体管221P1和221P2，而不是构成如图4所示VBB生成电路的N沟道MOS晶体管221n1和221n2。假设N沟道MOS晶体管221n1和221n2和P沟道MOS晶体管221P1和221P2的阈电压的绝对值都是|Vth0|，图5所示VBB生成电路产生的电势按同图4中的VBB生成电路一样的方式计算所得值为-(VCC-2|Vth0|)＝-2.8V。
图6是又一个VBB生成电路，它包含多级图4中的N沟道MOS管和电容。更详细地说，这个VBB生成电路由5个N沟道MOS管和4个电容组成。在图6中，参考标号223n1，223n2、223n3、223n4和223n5分别为连成二极管的N沟道MOS晶体管，且它们各自的栅极与背栅极相连；标号223c1、223c2，223c3和223c4为电容；标号223q1，223q2，223q3，223q4为各个N沟道MOS晶体管的连结节点；标号223d1为第一个输入节点，用于接收第一交流输入信号；标号223d2为第二节点，用于接收第二输入信号/φ，此信号为第一输入信号φ的反。图14中VBB生成电路所产生的电势的计算值为-(4VCC-5|Vth0|)＝-12.05v图7是又一个VBB生成电路，它包括P沟道MOS晶体管224P1、223P2、224P3、224P4和224P5，而不是构成图6所示VBB生成电路的N沟道MOS晶体管224n1、223n2、224n3、224n4和224n5。假设N沟道MOS晶体管224n1、224n2、224n3、224n4和224n5和P沟道MOS晶体管224P1，224P2，224P3，224P4和224P5的阈电压的绝对值均等于|Vth0|，图7中VBB生成电路所产生的电势同图6的VBB生成电路的计算方式一样计算出-(4VCC-|Vth0|)＝-12.05v。
接着，根据本发明的第二种模式，图9至12示出了VPP生成电路230。在图9中，参考标号231a为电源电势节点，施加了电源电势VCC，标号231b是用于输出升高电势VPP的输出节点。标号231n1和231n2为N沟道MOS晶体管，每个都是连成二极管的且连接于输出节点231b和电源电势节点231a之间，以便能从电源电势节点231a至输出节点231b按同一正向下排列，另外，这两个晶体管的栅极与背栅极是相连的。标号231q1是两连成二极管的N沟道MOS晶体管231n1和231n2的连接节点。标号231d是接收输入交流信号的输入节点；标号231c1为连接于输入节点231d和连接节点231q1之间的一个电容；数字标号231t为充电电路，用于预先对输出节点231b充电以到达VCC-|Vth0|，由此很快地提升输出节点231b的电势，并且具有连成二极管的N沟道MOS晶体管，其各自的背栅极与栅极是相连的，并且连接在电源电势节点231a和输出节点231b之间，以便按从电源电势节点231a至输出节点231b的正方向排列。
图9中所示VPP生成电路的运行由图13的时序图来描述。在图13中，(a)为输入信号φ的变化，(b)为节点231q1的节点电势N231q1的变化，(c)为输出节点231b的电势VPP的变化。
首先，当输入信号φ从VCC降至VSS时，由于电容231c1的容性耦合，连接节点231q1的电势N231q1从VCC-|Vth0|下降。这时候，两连成二极管的N沟道MOS晶体管231n1和231n2中，只有连于地电势节点231a的N沟道MOS晶体管231n1受正向偏压，也只有这个N沟道MOS晶体管231n1是导通的，因此连接节点231q1的电势就会上升。然后，当输入信号φ从VSS上升到VCC时，连整节点231q1的电势N231q1将从一旦由于电容231c1的容性耦合已升至的电势点继续上升。结果，现在，两个连成二极管的N沟道MOS晶体管231n1和231n2中，只有连于输出节点231b的N沟道MOS晶体管231n2受正向偏压，且也只有此N沟道MOS晶体管231n2是导通的，因此，输出节点的电势继续从充电电路231t所施加电势VCC-|Vth0|处上升。通过重复这些过程，就能获得高于电源电势VCC的升高电势VPP。
当连成二极管的N沟道MOS晶体管的阈电压均等于|Vth0|时，图9中所示VPP生成电路中生成的电势的计算值是2(VCC-|Vth0|)，并且输出节点231b的电势VPP稳定在该值2(VCC-|Vth0|)处，如图13的时序图所示。在低压电源情况下，VCC＝3.3V及MOS晶体管的阈电压如图3所示大约为0.25v，因而图9NPP生成电路中VPP的值为6.5v。
图10是另一个VPP生成电路，由P沟道MOS晶体管231P1和231P2组成，而不是图9中由N沟道MOS管231n1和231n2构成的VPP生成电路。假设N沟道MOS晶体管231n1和231n2和P沟道MOS晶体管231P1和231P2的阈电压均为|Vth0|，图10中VPP生成电路所产生的电势的一个计算值为2(VCC-|Vth0|)＝6.1v，这同图9的VPP生成电路的计算方式相同。
图11是进一步发展的VPP生成电路，由多级图9所示N沟道MOS晶体管和电容组成。更详细地说，此VPP生成电路包括5个N沟道MOS晶体管，4个电容和4个充电电路。在图11中，参考标号233n1、233n2、233n3、233n4、233n5分别为连成二极管的N沟道MOS晶体管，它们各自的背栅极与栅极相连；标号233c1、233c2、233c3、233c4为电容；标号233q1、233q2、233q3、233q4是各个N沟道MOS晶体管的连接节点；标号233d1是第一个输入节点，接收交流信号作为第一输入信号；标号233d2为第二输入节点，接收第二输入信号/φ，此信号为交流输入信号φ的反相信号；标号233t1、233t2、233t3和233t4为充电电路，用于预先对连接节点233q2、233q3和233q4及输出节点233b充电以达到VCC-|Vth0|，因此很快提升输出节点233b的电势；并且具有连成二极管的N沟道MOS晶体管233e1、233e2、233e3和233e4，它们的背栅极与各自的栅极相连、且这些晶体管连接于电源电势节点233a、各自的连接节点233q2、233q3、233q4和输出节点233b中，以便可按同一正方向从电源电势节点233a至各自的连接节点233q2，233q3，233q4和输出节点233b排列。图11所示VPP生成电路所产生的电势的计算值为5(VCC-|Vth0|)＝15.25v。
图12为另一个VPP生成电路，包括P沟道MOS晶体管234P1、234P2、234P3、234P4、234P5、234e1、234e2、234e3、234e4，而不是组成图11中VPP生成电路的N沟道MOS晶体管233n1、233n2、233n3、233n4、233n5、233e1、233e2、233e3、233e4。假设N沟道MOS晶体管233n1、233n2、233n3、233n4、233n5和P沟道MOS晶体管234P1、234P2、234P3、234P4、234P5的阈电压均等于|Vth0|，图12所示VPP生成电路所产生的电势的计算值为5(VCC-|Vth0|)＝15.25v，这同图11所示的VPP生成电路计算方式一样。
在以上结构的电势生成电路中，因为MOS晶体管的阈电压很小，因此MOS晶体管阈电压的降落所导致的生成电势的损失也较小。这就有可能获得考虑电源电压后的高性能的电势生成电路。
上文参考了某些实施方案对本发明作了描述。在本发明范围内的各种修改和增加也可由本领域中的那些技术人员作出。因此，本发明的范围仅受限于下列的权利要求。
权利要求
1.电势生成电路，包括至少一对MOS晶体管，其中每一个晶体管都是连成二极管的且串联连接在输出节点与一个给定电势节点间，以便可以按同一正方向排列，另外，每个晶体管的背栅极与其自身的栅极相连；一个电容，连接于所说一对MOS晶体管的连接节点和一个输入节点间，所说输入节点可输入交流信号。
2.根据在权利要求1中的一个电势生成电路，所说两个MOS晶体管都是连成二极管的，且串联连接于一个输出节点和一个地电势节点间，以便能按同一正方向从输出节点至地电势节点排列。
3.根据权利要求1中的一个电势生成电路，所说两个MOS晶体管都是连成二极管的且串联连接在输出节点与一个电源电势节点间，以便此两个晶体管能按同一正方向从电源电势节点到输出节点排列；另外还包括一个充电MOS晶体管，它也是连成二极管的且连接在电源电势节点和输出节点间，以便按正方向从电源电势节点至输出节点排列，此晶体管的背栅极同其栅极是相连的。
全文摘要
一个电势生成电路，包括至少一对MOS晶体管，每个晶体管都是连成二极管的且串联连接于一个输出节点与一给定电势节点间，以便按同一正方向排列，此两晶体管的各自的背栅极与栅极相连。一个电容连接在所说一对MOS晶体管的连接节点与一输入接点间，交流信号由此输入节点输入。
文档编号H03H11/24GK1158500SQ9611975
公开日1997年9月3日 申请日期1996年12月11日 优先权日1995年12月11日
发明者飞田洋一 申请人:三菱电机株式会社