具有唤醒电路的计算器系统的制作方法
【技术领域】
[0001]本发明涉及一种具有唤醒电路的计算器系统，具体涉及一种计算器系统经延迟时间区间自唤醒状态转换至上电状态的具有唤醒电路的计算器系统。
【背景技术】
[0002]随着科技日新月异的进步，网络的发达已使各种电子装置充斥着人们的生活，而建构网络所需的设备为如计算器系统的服务器，其中，现有的计算器系统自睡眠状态转换至唤醒状态后，待唤醒装置需唤醒才可使计算器系统确实上电工作，然而，唤醒待唤醒装置的必备条件是需要经一延迟时间，当计算器系统内设计的电路未达该延迟时间而触发唤醒待唤醒装置时，待唤醒装置会无法被唤醒而致使计算器系统无法正常上电工作，而现有的计算器系统内所设计的电路一般都无法确保可达延迟时间的此一唤醒条件，因此，现有技术仍具有改善空间。
【发明内容】
[0003]有鉴于计算器系统中的电路无法确保可达延迟时间而唤醒待唤醒装置，普遍具有无法稳定上电工作的问题。缘此，本发明主要是提供一种具有唤醒电路的计算器系统，主要是通过唤醒电路内的延迟电路确保计算器系统经延迟时间区间唤醒待唤醒装置，以解决上述的问题。
[0004]基于上述目的，本发明所采用的主要技术手段是提供一种具有唤醒电路的计算器系统，所述計算器系統包含一重置装置、一唤醒电路以及一待唤醒装置，重置装置发送出一唤醒信号，唤醒电路包含一第一反相逻辑电路、一延迟电路、一与门电路以及一第二反相逻辑电路。第一反相逻辑电路为电性连接于重置装置，延迟电路为电性连接于第一反相逻辑电路，与门电路为电性连接于第一反相逻辑电路与延迟电路，第二反相逻辑电路为电性连接于与门电路，待唤醒装置为电性连接于第二反相逻辑电路。其中，第一反相逻辑电路接收重置装置发出的唤醒信号，并产生一反相唤醒信号，延迟电路接收反相唤醒信号并于一第一延迟时间区间传送出一反相延迟唤醒信号，与门电路接收唤醒信号与反相延迟唤醒信号进行逻辑与功能处理后传送出一与门唤醒信号，第二反相逻辑电路接收与门唤醒信号进行反相后传送出一终端唤醒信号，待唤醒装置接收终端唤醒信号进行唤醒动作。其中，计算器系统自一睡眠状态转换至一唤醒状态时，重置装置传送出处于一第一电平状态的唤醒信号，经过一第二延迟时间区间后，计算器系统进入一系统上电状态并且唤醒信号从第一电平状态转换至一第二电平状态。
[0005]其中，上述具有唤醒电路的计算器系统的附属技术手段的较佳实施例中，在唤醒状态中，第一反相逻辑电路接收并反相处于第一电平状态的唤醒信号，藉以产生并传送出处于第二电平状态的反相唤醒信号，延迟电路接收处于第二电平状态的反相唤醒信号，并于一第三延迟时间区间传送出处于第二电平状态的反相延迟唤醒信号，与门电路接收处于第一电平状态的唤醒信号与处于第二电平状态的反相延迟唤醒信号并传送出处于第一电平状态的与门唤醒信号，第二反相逻辑电路接收处于第一电平状态的与门唤醒信号进行反相后输出处于第二电平状态的终端唤醒信号至待唤醒装置。此外，计算器系统进入系统上电状态并且唤醒信号从第一电平状态转换至第二电平状态时，第一反相逻辑电路接收并反相处于第二电平状态的唤醒信号，藉以产生并传送出处于第一电平状态的反相唤醒信号，延迟电路接收处于第一电平状态的反相唤醒信号，并于一第四延迟时间区间传送出处于第二电平状态的反相延迟唤醒信号，与门电路接收处于第二电平状态的唤醒信号与处于第二电平状态的反相延迟唤醒信号并传送出一处于第二电平状态的与门唤醒信号，第二反相逻辑电路接收处于第二电平状态的与门唤醒信号进行反相后输出处于第一电平状态的终端唤醒信号至待唤醒装置。
[0006]其中，上述具有唤醒电路的计算器系统的附属技术手段的较佳实施例中，唤醒装置为一南桥芯片、一北桥芯片、一处理器与一基板管理控制器(baseboard managementcontroller, BMC)中的一者，第一反相逻辑电路与第二反相逻辑电路为一非门(NOT GATE),待唤醒装置为一具有外设互联标准(Peripheral Component Interconnect, PCI)接口的芯片与一具有高速外设互联标准(Peripheral Component Interconnect Express, PCIE)接口的芯片中的一者，第一电平状态为逻辑低电平，第二电平状态为逻辑高电平，延迟电路为一阻容延时电路(RC delay)，待唤醒装置为一处理器、一内存与一存储装置中的一者。
[0007]通过本发明所采用的具有唤醒电路的计算器系统的主要技术手段后，由于是通过唤醒电路内的延迟电路确保计算器系统经延迟时间区间唤醒待唤醒装置，因此计算器系统可确实自唤醒状态进入系统上电状态，因而可确实工作而有效解决现有技术的问题。
[0008]本发明所采用的具体实施例，将通过以下的实施例及附图作进一步的说明。
【附图说明】
[0009]图1显示本发明较佳实施例的具有唤醒电路的计算器系统的方块示意图。
[0010]图2显示本发明较佳实施例的计算器系统的状态的波形示意图。
[0011]图3显示本发明较佳实施例的延迟时间区间的波形示意图。
[0012]组件标号说明:
[0013]I具有唤醒电路的计算器系统
[0014]11重置装置
[0015]12唤醒电路
[0016]121第一反相逻辑电路
[0017]122延迟电路
[0018]1221电阻
[0019]1222电容
[0020]12221第一端
[0021]12222第二端
[0022]123与门电路
[0023]124第二反相逻辑电路
[0024]13待唤醒装置
[0025]SI唤醒信号
[0026]S2反相唤醒信号
[0027]S3反相延迟唤醒信号
[0028]S4与门唤醒信号
[0029]S5终端唤醒信号
[0030]Tl第一延迟时间区间
[0031]T2第二延迟时间区间
[0032]T3第三延迟时间区间
[0033]T4第四延迟时间区间
[0034]tl、t2、t3、t4时间
【具体实施方式】
[0035]由于本发明所提供的具有唤醒电路的计算器系统中，其组合实施方式不胜枚举，故在此不再一一赘述，仅列举一较佳实施例加以具体说明。
[0036]请参阅图1，图1显示本发明较佳实施例的具有唤醒电路的计算器系统的方块示意图。如图所示，本发明较佳实施例的具有唤醒电路的计算器系统I包含一重置装置11、一唤醒电路12以及一待唤醒装置13。重置装置11为一南桥芯片、一北桥芯片、一处理器与一基板管理控制器(baseboard management controller, BMC)中的一者，但其他实施例中不限于此。
[0037]唤醒电路12包含一第一反相逻辑电路121、一延迟电路122、一与门电路123以及一第二反相逻辑电路124。第一反相逻辑电路121为电性连接于重置装置11 (电性连接点标记为A)，并为一非门(非闸；NOT GATE)，延迟电路122为电性连接于第一反相逻辑电路121 (电性连接点标记为B)，且延迟电路122为一阻容延时电路(RC delay)，具体来说，延迟电路122包含一电阻1221以及一电容1222，电阻1221为电性连接于第一反相逻辑电路121，电容1222的一第一端12221为电性连接于电阻1221以及与门电路123 (电性连接点标记为C)，电容1222的一第二端12222为接地。
[0038]与门电路123为电性连接于第一反相逻辑电路121 (电性连接点标记为A)，并电性连接于延迟电路122的电容1222的第一端12221 (电性连接点标记为C)，且与门电路123即为与门(AND GATE)。第二反相逻辑电路124为电性连接于与门电路123(电性连接点标记为D)，并为一非门(非闸；N0T GATE)。
[0039]待唤醒装置13为电性连接于第二反相逻辑电路124(电性连接点标记为E)，并为一具有外设互联标准(Peripheral Component Interconnect, PCI)接口的芯片与一具有高速外设互联标准(Peripheral Component Interconnect Express, PCIE)接口的芯片中的一者，或是为一处理器、一内存与一存储装置中的一者，而上述的处理器例如为中央处理器(Central Processing Unit, CPU)或图形处理器(Graphic Processing Unit, GPU)或加速处理器(Accelerated Processing Unit, APU),而内存内存例如为非易失性内存(Non-Volatile Memory)或易失性内存(Volatile Memory),而存储装置例如为硬盘(HDD)。
[0040]请一并参阅图1至图3，图2显示本发明较佳实施例的计算器系统的状态的波形示意图，图3显示本发明较佳实施例延迟时间区间的波形示意图。
[0041 ] 如图所示，上述计算器系统I的运作中，重置装置11发送出一唤醒信号SI，第一反相逻辑电路121接收重置装置11发出的唤醒信号SI后产生一反相唤醒信号S2，延迟电路122接