基频时钟产生电路的制作方法
【技术领域】
[0001] 本发明涉及集成电路的基频时钟技术，特别是涉及一种应用于时钟和高速接口系 统中的基频时钟产生电路。
【背景技术】
[0002] 在高速接口系统应用中诸如PLL(Phase Locked Loop，锁相环）和高速接口等电 路，往往需要一路相对频率较低的基频参考时钟，其中PLL主要是以此时钟作为倍频参考 来实现参考频率的整数或者小数倍频，而高速接口中则主要用此时钟作为同步参考及内部 倍频以及稳定采样速率。
[0003] 然而用来做参考用的基频时钟的频率范围并非随意选取，针对高速接口，部分应 用场合中，整机系统可能和接口电路的SERDES (SERializer (串行器）/DESerializer (解串 器）的简称）部分基准时钟范围不一致，而不能直接提供给接口电路使用。
[0004] 在PLL系统中，输入频率的范围如果太宽可能会造成PLL设计指标复杂化，特别是 造成VC0(压控振荡器）所要求振荡范围变大，恶化噪声。
[0005] 通常针对上述问题时，系统设计人员特别是SOC(System-on-a-Chip)设计人员只 能在外围添加额外的参考处理电路，针对PLL倍频应用，参考时钟通常本身不能通过PLL倍 频，因此多数情况只能做预分频或者缓冲处理。
[0006] 而针对高速接口应用，由于参考时钟不合规格使用额外的PLL做倍频处理会增加 系统的复杂度和成本。
【发明内容】
[0007] 基于此，有必要提供一种可修正参考时钟的占空比，降低后续系统的设计难度的 基频时钟产生电路。
[0008] 一种基频时钟产生电路，接收控制逻辑产生的使能信号，包括电源单元、时钟单 元、占空比校正单元、频率处理单元以及检测比较单元，其中：
[0009] 所述电源单元产生干净的内部电源，为所述时钟单元供电，所述时钟单元在外部 参考时钟和内部参考时钟中选择其中一路输出到所述占空比校正单元；
[0010] 所述占空比校正单元输出端接所述频率处理单元的输入端，所述检测比较单元的 输入端接所述频率处理单元的输出端，输出端接所述占空比校正单元；
[0011] 所述检测比较单元检测所述频率处理单元的输出的时钟信号形成反馈信号反馈 给所述占空比校正单元，所述占空比校正单元根据反馈信号将所述时钟选择模块输出的时 钟信号进行预校正后输出到所述频率处理单元，使得所述频率处理单元对经预校正的所述 时钟信号进行倍频、分频或直接输出预设占空比的时钟信号。
[0012] 上述的基频时钟预处理电路使用干净的内部电源，高效低噪；对参考时钟做分频 或缓冲，并提供额外的2倍频，可以将参考时钟的范围缩小4倍；对输入参考时钟进行特殊 倍频、缓冲以及分频处理并修正输出时钟的占空比，降低后续系统的设计难度。
【附图说明】
[0013] 图1为本发明较佳实施例中基频时钟产生电路的模块示意图；
[0014] 图2为图1所示基频时钟产生电路中电源单元的电路原理图；
[0015] 图3为图1所示基频时钟产生电路中内部振荡器的模块示意图；
[0016] 图4为图3所示内部振荡器中振荡放大器的电路原理图；
[0017] 图5为图1所示基频时钟产生电路中检测比较单元的电路原理图；
[0018] 图6A为图1所示频率处理单元中的控制信号缓冲模块的电路原理图；
[0019] 图6B为图1所示频率处理单元中的倍频信号产生模块的电路原理图；
[0020] 图6C为图1所示频率处理单元中的分频信号产生模块的电路原理图；
[0021] 图6D为图1所示频率处理单元中的输出信号选通模块的电路原理图；
[0022] 图7A为图6D所示输出信号选通模块中的时钟沿选择电路的电路原理图；
[0023] 图7B为图6D所示输出信号选通模块中的倍频输出延迟电路的电路原理图；
[0024] 图8为图1所示基频时钟产生电路中占空比校正单元的模块示意图；
[0025] 图9为图8所示占空比校正单元中第一种占空比校正单元的电路原理图；
[0026] 图10为图8所示占空比校正单元中第二种占空比校正单元的电路原理图。
【具体实施方式】
[0027] 为了使本发明要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合 附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用 以解释本发明，并不用于限定本发明。
[0028] 请参阅图1及图2,本发明较佳实施例中应用于时钟和高速接口系统中的基频时 钟产生电路包括电源单元100、时钟单元200、检测比较单元400、频率处理单元500以及占 空比校正单元600,所述占空比校正单元600输出端接所述频率处理单元500的输入端，所 述检测比较单元400的输入端接所述频率处理单元500的输出端，输出端接所述占空比校 正单元600。基频时钟产生电路接收控制逻辑产生的使能信号，在使能信号的控制下工作。 控制逻辑的功能是控制模块各部分的使能关闭，实现不同工作模式的选择以及对外部的控 制指令进行译码并输出成各个模块具体需要的控制信号。控制逻辑由普通的数字代码实 现，不做详细描述。
[0029] 所述电源单元100产生干净的内部电源，为所述时钟单元200供电，相对于其他电 源电路而言，本设计使用的电路无需bandgap，高效低噪。所述时钟单元200在外部参考时 钟和内部参考时钟中选择其中一路输出到所述占空比校正单元600。时钟单元200的主体 采用交叉开关翻转的方式来产生自激振荡发生内部参考时钟，采用此种振荡方式可以克服 传统环形振荡器频率不稳定的缺点，同时相对于LC振荡器没有电感集成问题。
[0030] 所述检测比较单元400检测所述频率处理单元500的输出的时钟信号转化成直流 电压并反馈给形成反馈信号反馈给所述占空比校正单元600用以构成占空校正负反馈环 路；所述占空比校正单元600根据反馈信号将所述时钟单元200输出的时钟信号进行预校 正后输出到所述频率处理单元500,使得所述频率处理单元500对经预校正的所述时钟信 号进行倍频、分频或直接输出预设占空比的时钟信号output，如占空比为50%。
[0031] 由于振荡器的性能直接影响输出时钟噪声特性，因此采用图2所示的电路用来隔 离外部电路噪声，同时将高压电源转换成低压电源。具体为由外部供给的3. 3V的第一输入 电压VDD33和1. 2V的第二输入电压VDD12,经过图2所示的电路转化为输出电压VDD1PX， 并提供给时钟单元200。此种电路处理方法能够极大降低时钟单元200的内部振荡器210 的相位噪声。
[0032] 所述电源单元100包括第一 NMOS管Ml、第二NMOS管M2、第三NMOS管M3、第四NMOS 管M4、第五NMOS管M5、第六NMOS管M6、第七NMOS管M7、第八NMOS管M8、第一 PMOS管M9、 第二PMOS管M10、第三PMOS管M11、第四PMOS管M12、第五PMOS管M13、第六PMOS管M14 和第七PMOS管M15。
[0033] 所述第一 NMOS管Ml的源极接第一输入电压VDD33 (本实施例为3. 3V)，第一 NMOS 管Ml的栅极接第一使能信号EN_L，第一 NMOS管Ml的漏极接第二NMOS管M2的源极，所述 第二NMOS管M2的栅极接第二使能信号SEL_N，漏极接第三NMOS管M3的漏极和栅极以及 第四NMOS管M4的漏极、第五NMOS管M5的漏极，所述第三NMOS管M3的源极接比所述第一 输入电压VDD33小的第二输入电压VDD12 (本实施例为1. 2V)，所述第四NMOS管M4的源极 接所述第一输入电压VDD33,栅极接第三使能信号SEL_P，漏极接所述第二NMOS管M2的漏 极，第五NMOS管M5的源极接所述第一输入电压VDD33,栅极接控制信号B，漏极接所述第二 NMOS管M2的漏极，第六NMOS管M6和第七NMOS管M7的源极共接后接所述第二NMOS管M2 的漏极，第六NMOS管M6和第七NMOS管M7漏极共接后接所述第八NMOS管M8的源极，第六 NMOS管M6和第七NMOS管M7的栅极分别接所述第一使能信号EN_L、第二使能信号SEL_N， 所述第八NMOS管M8的栅极接地，漏接接所述第一 PMOS管M9的漏极、第二PMOS管M10的 栅极以及第三PMOS管Mil的栅极。
[0034] 所述第一 PMOS管M9的栅极接所述第一使能信号EN_L，漏极接地，所述第二PMOS 管M10的漏接和源极接地，所述第三PMOS管Ml 1的漏极接所述第一输入电压VDD33,源极接 第四PMOS管M12的漏极、第五PMOS管M13的漏极和第六PMOS管M14的栅极，且作为所述 电源单元100的输出端输出的输出电压VDD1PX，所述第四PMOS管M12的源极接第七PMOS 管M15的漏极，栅极接偏置电路（未示出）的第一偏置电压BIAS1，所述第七PMOS管M