应用于全数字接收机的基于shur算法的插值滤波器的制造方法
【技术领域】
[0001] 本发明涉及一种插值滤波器，尤其涉及一种应用于全数字接收机的基于shur算 法的插值滤波器。
【背景技术】
[0002] 随着通信事业的发展，一种不用锁相环也没有反馈回路的数字式开环结构的解调 技术受到人们的重视，这就是全数字接收机技术。全数字接收机是在接收机前端即中频、高 频或靠近接收天线的地方采用数模转换器将接收机收到的调制载波信号取样、量化，转换 为数字信号，接收机后续的功能全部用数字处理技术实现。
[0003] 在数字通信中，码元同步和载波同步是接收机的关键技术。在通常的数字通信系 统中，接收机的码元同步和载波同步主要利用锁相技术实现，但是锁相环设计困难，因此这 种技术的使用受到限制。全数字接收机主要采用开环结构，解调使用的本地参考载波和采 样时钟都震荡于固定的频率。这样，可以克服传统的接收机中需要将信号反馈到前面进行 反馈控制以及在采用高效传输方式时锁相环设计困难等问题。全数字接收机由于采用开环 结构产生的问题之一是相位误差和时钟误差估计算法比较复杂，接收机必须确定误差的精 确数值，才能进行前向校正，这就引出了插值滤波问题。
[0004] 插值滤波是全数字接收机中的一个特殊问题，这个问题在一般的接收机中是不存 在的。在传统的接收机中，利用码元同步的锁相环，符号时钟误差信号以前向或后向方式控 制压控振荡器相位的调整，直至锁相环稳定最后锁定在最佳采样点处，从而直接得到了最 佳采样点的值。但在全数字接收机中则不同，因为A/D采样的时钟是固定的，接收机的采样 速率与发送的符号速率是相互独立的，这样最佳采样点的值不能通过直接采样得到，当抽 样时钟与数据码元不同步时，就需要在非同步的抽样数据之间进行插值，来获得同步的信 号样值。在全数字接收机中，信号在最佳采样点的值不能通过直接采样得到的，而是通过定 时误差估值控制内插滤波器对采样得到的信号样本值进行插值运算，从而得到信号在最佳 采样时刻的近似值。因此内插处理器的性能直接影响着整个系统的性能，设计性能良好的 内插滤波器是全数字接收机的关键。
[0005] 当前国内外就全数字接收机中插值滤波算法实现的研宄而言，普遍采用的是DSP 软件实现，将接收到的调制信号经过A/D采样后完全交由DSP处理器处理，DSP处理器根据 相应算法完成数字调制的过程。基于DSP软件实现的全数字接收机中插值滤波器主要有如 下缺点：
[0006] 1、随着现代集成电路工艺的提高，虽然现代DSP处理器的性能很高，单片DSP处理 很高信号时还是比较困难的，不能够适应高速电子技术设计。
[0007] 2、即使是中频段的数字接收机经过A/D变换后，输出的数据全部用软件实现，运 算量也是很大的，且这种大的运算也是很难实时操作。因此在实时操作和运算量很大的情 况下DSP是实现的"瓶颈"。
[0008] 3、利用DSP实现的DDS杂散分量丰富，输出频带受限。
[0009] 插值滤波器的实现方面，C.W.Farrow提出了一种易于硬件实现的拉格朗日立方插 值滤波器的Farrow结构，其实现的结构如图1所示。后来，又有学者在拉格朗日立方插值 滤波器的Farrow结构实现的插值滤波器参数选取方面做了些许改进，但根本上没有改变 Farrow结构。
[0010] 基于Farrow结构的全数字接收中插值滤波器的硬件实现主要缺点如下：
[0011] 1、虽然C.W.Farrow提出Farrow结构大大简化了硬件实现难度，但是在实现的插 值滤波器运行速度方面相对于本发明来说不尽如人意。用该结构实现的插值滤波器关键路 径较长，也没有实施并行信号处理，这就使得系统运行速度未能进一步提高，不满足现代电 子产品对低速率日益增长的需求。
[0012] 2、易于实现的Farrow结构带来的另一个问题是功耗问题。Farrow结构实现的插 值滤波器功耗相对于本发明来说功耗较高，不符合现代电子产品日益追求的低功耗要求。
[0013] 3、Farrow结构插值滤波器对64QAM、256QAM等高效调制信号未达到令人满意的效 果。
[0014] 4、虽然在拉格朗日立方插值滤波器的Farrow结构实现的插值滤波器参数选取方 面做了改进，但是拉格朗日立方插值滤波器的Farrow结构没有改变，只能解决一些精度和 误码率方面的问题，未能有效地提高系统运行速度和降低系统的功耗。
[0015] 因此，有必要提供一种新的插值滤波器来解决上述问题。
【发明内容】
[0016] 本发明的目的在于提供一种灵敏度高、收敛性好、误码率低的应用于全数字接收 机的基于shur算法的插值滤波器。
[0017] 为了实现上述目的，本发明所采用的技术方案如下：
[0018] -种应用于全数字接收机的基于shur算法的插值滤波器，所述插值滤波器包含 若干组依次连接的滤波单元，每一个滤波单元包括第一加法器、第一乘法器和若干依次连 接的子单元，每一个所述滤波单元内的子单元的数量等于所述插值滤波器包含的所述滤波 单元的数量，每一个所述滤波单元中连接的最后一个子单元的输出端与所述第一加法器的 第一输入端连接，第一加法器的第二输入端输入内插估值，第一加法器的输出端与第一乘 法器的输入端连接，第一乘法器的另一输入端输入内插估值，第一乘法器的输出端为对应 滤波单元的输出端，前一滤波单元的输出端与后一滤波单元中的第一加法器的第三输入端 连接。
[0019] 优选的，每一个所述子单元包括第二加法器、第三加法器、第四加法器、寄存器和 第二乘法器，所述第二加法器包括第一数据输入端和第二数据输入端，所述第三加法器包 括第三数据输入端和第四数据输入端，所述第一数据输入端与所述第三数据输入端连接， 所述第二数据输入端与所述第四数据输入端连接，所述第三加法器的