触发器和半导体电路的制作方法
【专利说明】
[0001] 本申请基于和请求2013年10月16日提交到韩国知识产权局的第 10-2013-0123398号韩国专利申请的优先权，所述申请的公开内容通过引用整体包含于此。
技术领域
[0002] 本发明构思涉及一种半导体电路和半导体系统。
【背景技术】
[0003] 作为半导体装置之一，触发器进行操作以响应于时钟信号而存储输入数据，并顺 序地传送存储的数据。多个触犯器可被用于传送数据。
[0004] 另一方面，随着高速电子产品的趋势，提供给触发器的时钟信号的速度已逐渐增 力口。为了在这种环境下可靠地操作多个触发器，不管高速时钟信号如何，都不需要在触发器 的操作期间发生定时失效。
【发明内容】
[0005] 本发明构思提供一种以小的尺寸对称地形成采样窗口并因此提高产品可靠性的 半导体电路。
[0006] 此外，本发明构思提供一种以小的尺寸对称地形成采样窗口并因此提高产品可靠 性的半导体系统。
[0007] 在下面的描述中部分地阐明本发明构思的其它优点、对像和特征，并且通过下面 的检索本发明构思的其它优点、对像和特征对于本领域普通技术人员变得清楚或者从本发 明构思的实践中学习到本发明构思的其它优点、对像和特征。
[0008] 在本发明构思的一个示例实施例中，提供了一种触发器，该触发器包括：第一反相 器，被构造为对第一数据进行反相；第一晶体管和第二晶体管，彼此串联连接且被构造为分 别接收反相的第一数据和第一时钟；第三晶体管；第一门，被构造为对第一数据和第一时 钟执行逻辑运算；第三晶体管，被构造为接收所述逻辑运算的输出，其中，第二晶体管和第 三晶体管连接到第一节点。
[0009] 在本发明构思的一个示例实施例中，提供了一种半导体电路，所述半导体电路包 括：主电路和从电路，被构造为分别接收第一时钟和第二时钟，第一时钟和第二时钟彼此 具有不同相位，其中，主电路包括：第一晶体管、第二晶体管、第三晶体管、第一反相器和第 一门，其中，第一晶体管、第二晶体管和第三晶体管串联连接在第一电压端与第二电压端之 间，其中，第一反相器被构造为对输入数据进行反相并对第一晶体管进行门控制，其中，第 一门被构造为对第三晶体管进行门控制，第一门被构造为对输入数据和第一时钟执行逻辑 运算，其中，第二晶体管被构造为接收第一时钟。
[0010] 在本发明构思的一实施例中，提供了一种半导体系统，该半导体系统包括：发送 器，被构造为使用参考时钟发送第一数据；接收器，被构造为接收第一数据，其中，接收器包 括：时钟产生单元，被构造为使用参考时钟产生具有不同相位的第一时钟和第二时钟；主 电路，被构造为接收第一数据和第一时钟并输出第二数据；从电路，被构造为接收第二数据 和第二时钟并输出第三数据，其中，主电路包括在第一电压端与第一节点之间的用于将第 二数据改变至第一电平的第一电路，在第一节点与第二电压端之间的用于将第二数据改变 至第二电平的第二电路，并且第二电路被构造为根据第一数据和第二时钟的逻辑运算信号 而操作。
[0011] 在本发明构思的另一示例实施例中，提供了一种半导体电路，该半导体电路包括： 时钟产生单元，被构造为使用参考时钟产生第一时钟和与第一时钟不同的第二时钟；主电 路，被构造为接收第一数据和第一时钟并输出第二数据；从电路，被构造为接收第二数据和 第二时钟并输出第三数据，其中，第二时钟包括第一子时钟和第二子时钟，其中，主电路包 括：第一PM0S晶体管，连接到电源电压；第二PMS0晶体管，串联连接到第一PM0S晶体管并 被第一时钟门控制；第一NM0S晶体管，串联连接到第二PM0S晶体管并连接到地电压端；第 一反相器，被构造为通过对输入数据进行反相而对第一PM0S晶体管进行门控制；N0R门，被 构造为通过执行对于第一时钟和输入数据的N0R逻辑运算而对第一NM0S晶体管进行门控 制；时钟产生单元包括：延迟单元，被构造为对参考时钟的相位进行延迟以产生第一时钟； NAND门，被构造为执行对于第一时钟和参考时钟的NAND逻辑运算以产生第一子时钟，第二 反相器，被构造为对第一子时钟进行反相以产生第二子时钟。
[0012] 至少一个不例实施例公开了 一种被构造为产生第一时钟和第二时钟的时钟产生 电路，一种被构造为接收第一数据、对于第一时钟和第一数据执行逻辑运算并基于逻辑运 算而产生第一输出数据的主电路以及一种被构造为基于第一输出数据和第二时钟而产生 第二输出数据的从电路。
【附图说明】
[0013] 通过下面结合附图进行的详细描述，本发明构思的上述和其它目的、特点和优点 将会变得更明显，在附图中：
[0014] 图1是根据本发明构思的示例实施例的半导体电路的框图；
[0015] 图2是根据本发明构思的示例实施例的半导体电路的电路图；
[0016] 图3是解释根据本发明构思的示例实施例的半导体电路的操作的示图；
[0017] 图4是根据本发明构思的另一示例实施例的半导体电路的电路图；
[0018] 图5是示出图5的半导体电路的操作时序的示图；
[0019] 图6是根据本发明构思的另一示例实施例的半导体电路的电路图；
[0020] 图7是图7的第一时钟和第二时钟的时序图；
[0021] 图8是根据本发明构思的另一示例实施例的半导体电路的电路图；
[0022] 图9是根据本发明构思的另一示例实施例的半导体电路的电路图；
[0023] 图10是根据本发明构思的另一示例实施例的半导体电路的电路图；
[0024] 图11是根据本发明构思的另一示例实施例的半导体电路的电路图；
[0025] 图12是根据本发明构思的另一示例实施例的半导体电路的电路图；
[0026] 图13是包括根据本发明构思的一些示例实施例的半导体电路的半导体系统的框 图；
[0027] 图14是示出可采用根据本发明构思的一些示例实施例的半导体电路的计算系统 的构造的框图；
[0028] 图15是示出可采用根据本发明构思的一些示例实施例的半导体电路的电子系统 的构造的框图；
[0029] 图16是示出将图15的电子系统应用至智能手机的示例的示图。
【具体实施方式】
[0030] 现在将在下文中参照附图更充分地描述本发明构思，在附图中示出了本发明构思 的示例实施例。然而，本发明构思可以以不同的形式来实施，且不应该解释为局限于在这里 所阐述的示例实施例。相反，提供这些示例实施例使得本公开将是彻底和完全的，并将本发 明构思的范围充分地传达给本领域技术人员。贯穿说明书，相同附图标号指示相同组件。在 附图中，为了清晰起见，会夸大层和区域的厚度。
[0031] 除非这里另有说明或与上下文明显矛盾，否则在描述本发明构思的上下文（尤 其，在权利要求的上下文）中使用的单数形式或相似指代将被解释为覆盖单数和复数二 者。除非另有注释，否则术语"包括"、"具有"、"包含"和"含有"将被解释为开放式术语（即， 表示"包含，但不限于"）。
[0032] 除非另有定义，否则这里使用的所有技术术语和科学术语具有与本发明构思所属 领域的普通技术人员所通常理解的含义相同的含义。注意的是，除非另有限定，否则在这里 使用的任何和所有示例或提供的术语仅意图更好地示出本发明构思，且不限制本发明构思 的范围。此外，除非另有定义，否则在通用词典中定义的所有术语不应被过度解释。
[0033] 将参照示出本发明构思的示例实施例的立体图、剖视图和/或平面图来描述本发 明构思。因此，示例性示图的轮廓可根据制造技术和/或容量而被修改。也就是说，本发明 构思的示例实施例不意图限制本发明构思的范围，而是覆盖因制造技术的改变而可引起的 所有改变和修改。因此，以示意图的形式示出附图中示出的区域，并且区域的形状通过说明 的方式，而不是限制的方式而被简化示出。
[0034] 以下，将参照图1和图2来描述根据本发明构思的示例实施例的半导体电路1。
[0035] 图1是根据本发明构思的示例实施例的半导体电路1的框图，图2是根据本发明 构思的示例实施例的半导体电路1的电路图。
[0036] 参照图1，半导体电路1包括主级（masterstage) 100、从级（slavestage) 200和 时钟产生单元300。
[0037] 例如，半导体电路1可接收输入数据并执行对接收到的数据的采样。但是，本发明 构思不限于此。在下面中，示例性示出半导体装置1是主从触发器。但是，本发明构思不限 于此，本发明构思的技术构思可不受限制地修改且应用于其它半导体装置。
[0038] 主级100接收第一数据ID和第一时钟CK1。主级100可基于第一时钟CK1接收第 一数据ID，并输出第二数据0D1。可从时钟产生单元300提供第一时钟CK1。
[0039] 从级200接收第二时钟CK2和第二数据0D1。从级200可基于第二时钟CK2接收 第二数据0D1，并输出第三数据0D2。在该示例实施例中，第二时钟CK2也可从时钟产生单 元300提供。这里，第一数据ID可以是输入至半导体电路1的输入数据，第二数据0D1可 以是从主级100输出的第一输出数据，第三数据0D2可以是从从级200输出的第二输出数 据。
[0040] 另一方面，提供给从级200的第二时钟CK2可包括第一子时钟CK2-1和第二子时 钟CK2-2。主级100可使用第一时钟CK1和逻辑运算信号MCK1，其中，所述逻辑运算信号 MCK1通过执行对于第一时钟CK1和第一数据ID的逻辑运算而获得，这将在后面描述。以 下，将描述将第二时钟CK2划分为多个子时钟并将划分的子时钟应用至从级200的构造，但 是本发明构思不限于此。
[0041] 参照图2,主级100可包括例如第一电路101、第二电路103、第一反相器IN11、第 一门G11、第二反相器IN12和第一保持器（keeper) 41。
[0042] 第一电路101和第二电路103围绕第一节点N1而串联连接。第一电路101连接 至第一电压端，第二电路103连接至第二电压端。例如，第一电压可以是电源电压，第二电 压