一种基于fpga的被动型氢钟数字伺服系统的制作方法
【技术领域】
[0001]本发明涉及电子电路技术领域，特别涉及一种基于FPGA的被动型氢钟数字伺服系统。
[0002]
【背景技术】
[0003]星载原子钟为卫星系统提供精确的时间基准，其稳定度性能直接决定了卫星导航定位系统的定位精度。美国的GPS定位系统、俄罗斯的GLONASS系统和欧洲的Galileo系统均装备了各自国家自行研制的高性能星载原子钟。我国正在开发的北斗二代卫星导航定位系统也对高精度星载原子钟提出了迫切的要求，被动型氢原子钟的频率稳定度、频率准确度和频率漂移等各项性能指标都优于铷原子钟，成为北斗二代导航卫星的核心频率源设备。
[0004]地面应用的被动型氢钟电路伺服系统是基于DSP器件实现的，DSP器件虽然处理速度较快，但是其内部的RAM存储器在空间中极易受单粒子效应的影响翻转或损伤而失效。星载被动型氢钟电路系统的元器件必须具抗辐照与抗单粒子效应的能力。
[0005]
【发明内容】
[0006]本发明针对现有技术存在的上述不足，提供了一种基于FPGA的被动型氢钟数字伺服系统。本发明通过以下技术方案实现:
一种基于FPGA的被动型氢钟数字伺服系统，包括:
模数转换器，用以接收一误差检测电压信号并将误差检测电压信号由模拟量转换为数子里；
倍频器，用以接收一基准频率并将基准频率倍频；
信号处理FPGA，连接模数转换器以及倍频器，用以根据转换为数字量的误差检测电压信号以及倍频后的基准频率计算谐振腔频率控制信号与压控晶振频率控制信号，并产生FSK信号；
直接数字式频率合成器，连接信号处理FPGA，用以根据FSK信号产生FSK调制信号；第一数模转换器，连接信号处理FPGA，用以将谐振腔频率控制信号由数字量转换为模拟量；
第二数模转换器，连接信号处理FPGA，用以将压控晶振频率控制信号由数字量转换为模拟量；
其中，信号处理FPGA包括:
时钟管理模块，连接倍频器；
PID控制模块，连接时钟管理模块以及模数转换器；
4FSK生成模块，连接时钟管理模块； 时钟管理模块以倍频后的基准频率作为时钟产生:时钟信号、消隐信号、AD主处理时钟信号、比例信号以及调制信号，PID控制模块根据时钟信号、消隐信号、AD主处理时钟信号以及数字量的误差检测电压信号计算谐振腔频率控制信号以及压控晶振频率控制信号；4FSK生成模块根据时钟信号、比例信号、调制信号以及一开关控制信号产生4FSK信号，以及产生一消隐信号相位控制信号，传输至时钟管理模块。
[0007]较佳的，消隐信号、AD主处理时钟信号、比例信号以及调制信号是由时钟管理模块内的计数器分频产生。
[0008]较佳的，倍频器由:变容二极管、阶跃二极管、三极管、非线性延迟线或者锁相环电路组成。
[0009]较佳的，信号处理FPGA包括:反熔丝FPGA器件、以Flash为基础的FPGA器件、或者以SRAM为基础的FPGA器件。
[0010]较佳的，模数转换器、第一数模转换器以及第二数模转换器的分辨率位数包括:8位、12位、14位、16位、24位或者32位。
[0011]本发明解决了误差信号的比较与计算、控制时序产生、FSK信号生成以及分时控制晶振频率和微波谐振腔频率的问题，取得了高分辨率频率步进调整，模数转换以及数模转换精度高、电路形式简单、可靠度高等有益效果。
[0012]
【附图说明】
[0013]图1所示的是本发明的整体结构示意图；
图2所示的是本发明信号处理FPGA的结构示意图。
[0014]
【具体实施方式】
[0015]以下将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整的描述和讨论，显然，这里所描述的仅仅是本发明的一部分实例，并不是全部的实例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。
[0016]为了便于对本发明实施例的理解，下面将结合附图以具体实施例为例作进一步的解释说明，且各个实施例不构成对本发明实施例的限定。
[0017]如图1所示，本发明提供的一种基于FPGA的被动型氢钟数字伺服系统，包括: 模数转换器1，将方波调制的误差检测电压信号由模拟量转换为数字量后输入给信号处理FPGA2 ；
信号处理FPGA2，与模数转换器1、倍频器3、数模转换器(4、5)与直接数字式频率合成器6 (DDS，Direct Digital Synthesizer )相连，实现谐振腔频率控制信号和压控晶振频率控制信号的比较和计算从而产生控制信号；
倍频器3，与信号处理FPGA2相连，用于将基准频率倍频后送给信号处理FPGA2作为处理时钟信号；
数模转换器4，与信号处理FPGA2相连，用于将数字量的谐振腔频率控制信号变换成模拟量输出；
数模转换器5，与信号处理FPGA2相连，用于将数字量的压控晶振频率控制信号变换成模拟量输出；
直接数字式频率合成器6，与信号处理FPGA2相连，以信号处理FPGA2产生的时钟信号为工作频率产生FSK调制信号。
[0018]优选的，上述倍频器3可以是变容二极管、阶跃二极管、三极管，或者非线性延迟线组成的倍频器，也可以是锁相环电路组成的倍频器。
[0019]如图2所示，信号处理FPGA包括:
时钟管理模块7，将基准频率进行处理后输出时钟信号、消隐信号、AD主处理时钟、比例信号、调制信号等信号，其中消隐信号的相位可以根据消隐信号相位控制信号的上升沿进行调整；
PID控制模块8，与模数转换器I和时钟管理模块7相连，根据比例信号的周期对模数转换器I输入的数字误差检测电压信号进行比较、滑动平均计算和PID计算，分别得到谐振腔频率控制信号和压控晶振频率控制信号；
4FSK生成模块9，以时钟信号为工作时钟，将收到的开关控制信号进行解串，根据调制信号的周期在氢原子跃迀中心频率两侧的(fl，f2)之间切换，同时在谐振腔中心频率两侧的(f3，f4)之间切换，根据比例信号的周期在(fl，f2)和(f3，f4)之间切换，生成4FSK信号。
[0020]本发明的工作过程和工作原理描述如下:
基准频率进入时钟管理模块7先作缓冲处理后输出两路时钟分别给PID控制模块8和4FSK生成模块9作为工作时钟，再输出一路经DDS算法和计数器分频后得到比例信号、调制信号、消隐信号和AD主处理时钟信号等。
[0021]综上所述，本发明提出了一种基于FPGA实现的误差检测电压信号提取、比较和PID计算、控制时序产生、FSK信号生成以及分时控制晶振频率和微波谐振腔频率的装置。利用本发明的产品，当输入的基准频率为120MHz，信号处理FPGA经过频率综合后生成10.056MHz后通过多组计数分频器产生多路不同的信号，各路信号之间相位差的调节精度优于1ms，由于本发明是基于FPGA器件实现，对基准频率经过频率综合和分频输出的信号可以根据需求进行增减，频率综合的系数分频比可以重复配置，因此信号处理FPGA模块的输出信号具有可重配置的特性。
[0022]本发明实现了对谐振腔和压控晶体振荡器的误差信号进行比较和计算从而产生控制信号分别控制晶体振荡器和谐振腔变容二极管，使得压控晶体振荡器锁定在氢原子跃迀频率上，使得谐振腔的中心频率锁定在压控晶振上；实现在谐振腔频率和跃迀频率两侧跳变的4FSK信号的产生。
[0023]以上所述，仅为本发明较佳的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
【主权项】
1.一种基于FPGA的被动型氢钟数字伺服系统，其特征在于，包括: 模数转换器，用以接收一误差检测电压信号并将所述误差检测电压信号由模拟量转换为数字量； 倍频器，用以接收一基准频率并将所述基准频率倍频； 信号处理FPGA，连接所述模数转换器以及所述倍频器，用以根据转换为数字量的所述误差检测电压信号以及倍频后的所述基准频率计算谐振腔频率控制信号与压控晶振频率控制信号，并产生FSK信号； 直接数字式频率合成器，连接所述信号处理FPGA，用以根据所述FSK信号产生FSK调制信号; 第一数模转换器，连接所述信号处理FPGA，用以将所述谐振腔频率控制信号由数字量转换为模拟量； 第二数模转换器，连接所述信号处理FPGA，用以将所述压控晶振频率控制信号由数字量转换为模拟量； 其中，所述信号处理FPGA包括: 时钟管理模块，连接所述倍频器； PID控制模块，连接所述时钟管理模块以及所述模数转换器； 4FSK生成模块，连接所述时钟管理模块； 所述时钟管理模块以倍频后的所述基准频率作为时钟产生:时钟信号、消隐信号、AD主处理时钟信号、比例信号以及调制信号，所述PID控制模块根据所述时钟信号、所述消隐信号、所述AD主处理时钟信号以及数字量的所述误差检测电压信号计算谐振腔频率控制信号以及压控晶振频率控制信号；所述4FSK生成模块根据所述时钟信号、所述比例信号、所述调制信号以及一开关控制信号产生4FSK信号，以及产生一消隐信号相位控制信号，传输至所述时钟管理模块。
2.根据权利要求1所述的基于FPGA的被动型氢钟数字伺服系统，其特征在于，所述消隐信号、所述AD主处理时钟信号、所述比例信号以及所述调制信号是由所述时钟管理模块内的计数器分频产生。
3.根据权利要求1所述的基于FPGA的被动型氢钟数字伺服系统，其特征在于，所述倍频器由:变容二极管、阶跃二极管、三极管、非线性延迟线或者锁相环电路组成。
4.根据权利要求1所述的基于FPGA的被动型氢钟数字伺服系统，其特征在于，所述信号处理FPGA包括:反熔丝FPGA器件、以Flash为基础的FPGA器件、或者以SRAM为基础的FPGA器件。
5.根据权利要求1所述的基于FPGA的被动型氢钟数字伺服系统，其特征在于，所述模数转换器、所述第一数模转换器以及所述第二数模转换器的分辨率位数包括:8位、12位、14位、16位、24位或者32位。
【专利摘要】本发明公开了一种基于FPGA的被动型氢钟数字伺服系统，模数转换器将误差检测电压信号由模拟量转换为数字量，送入信号处理FPGA进行比较和计算，信号处理FPGA同时还产生4FSK信号送入直接数字式频率合成器进行FSK调制；倍频器将输入的基准频率信号倍频后提供给信号处理FPGA产生时钟信号、比例信号、调制信号、消隐信号以及消隐相位控制信号；第一数模转换器将谐振腔频率控制信号由数字量转换为模拟量；第二数模转换器将压控晶振频率控制信号由数字量转换为模拟量。
【IPC分类】H03L7-26, G04F5-14
【公开号】CN104579340
【申请号】CN201510057606
【发明人】柳丽
【申请人】上海航天测控通信研究所
【公开日】2015年4月29日
【申请日】2015年2月4日