改善连续时间δσ调制器的稳定性的系统与方法
【技术领域】
[0001]本发明一般地涉及模拟数字转换器(ADCs)领域，更具体地涉及到提供稳定性代码。
【背景技术】
[0002]Δ Σ调制器是一种模拟数字转换器。在Λ Σ调制器中，通常，有一种被称作连续时间Λ Σ调制器(CT-DSM)的特定类型。这类CT-DSM的稳定性是一个重要问题。为了控制CT-DSM的稳定性，直接反馈系数与快闪数字模拟(DAC)时间系数被广泛使用。
[0003]直接反馈一或者有时被称作过量循环延迟补偿一被用在调制器的中心频率不是fs/4(即，采样频率的四分之一)以确保环路稳定性。作为调制器中最快的反馈，直接反馈系数影响通带外的噪声传递函数(NTF)。次优直接反馈系数增加了带外谱功率，因此降低了调制器的稳定性。由于工艺变化和制造公差，最大稳定性的最优直接反馈系数在芯片间会有所不同。
[0004]与直接反馈系数相似，快闪DAC时间系数一有时称作快闪时钟延迟一影响CT-DSM的带外响应。次优快闪时钟延迟系数导致调制器带外频谱峰值，这降低了系统的稳定性。
[0005]与它们的分离时间Λ Σ调制器表兄弟不一样，CT-DSM时间敏感，如果直接反馈(过量循环延迟补偿)与快闪DAC时间系数设置不正确，它们会变得不稳定。由于工艺变化，这会改变最优调制器参数，性能常常以较不积极的噪声整形的形式的牺牲以确保调制器在最大输入时的稳定。
[0006]更稳定的调制器允许较大的最大的稳定输入。较大的最大稳定输入比不太稳定的调制器允许增加的最大信噪比(SNR)。或者，由于增加了的稳定性，对于不太稳定调制器的相同的最大稳定输入功率，更稳定的调制器可以采用更积极的噪声整形，导致增加的SNR。
[0007]无论是直接反馈系数还是快闪DAC时间系数都可以在实验室环境中被调整。然而，因为相应的调制器的频谱是不知道的，因此在现场很难调整这些系数。
[0008]先前为解决这个问题而设计的模块，例如直接反馈与快闪时钟延迟电路，使得调制器的稳定性对工艺变化不再敏感。由于仿真与实际芯片之间的固有差异，这些电路的直接反馈与快闪时间系数需要在实验室调整以找到它们的最佳值。因此，如果这些系数不受工艺变化影响，实验室调整值可以被用于产品版本。然而，如果这些系数对工艺变化敏感，较不积极的噪声整形将被用以确保调制器在设计最大稳定输入功率电平时的稳定性。
【附图说明】
[0009]为了提供对本公开内容、特征与优点的更加完整的理解，结合附图，可参考下面的描述，其中相同的标号表不相同的部件，其中:
[0010]图1示出了根据一个实施例的现场稳定性校准技术的框图；
[0011]图2示出了根据一个实施例的CT-DSM的框图；
[0012]图3示出了直接反馈系数对噪声整形特性的影响；
[0013]图4示出了快闪DAC时间系数对噪声整形特性的影响；
[0014]图5示出了 ADC的RMS输出、最大稳定输入与直接反馈电流的对比；
[0015]图6示出了 ADC的RMS输出、最大稳定输入与快闪DAC时钟时间误差的对比；
[0016]图7是与当前发明的一个实施例相关的潜在操作的简化流程图；并且
[0017]图8是与当前发明的一个实施例相关的潜在操作的简化流程图。
【发明内容】
[0018]模拟数字转换器可以包括连续时间Λ Σ调制器与校准逻辑。校准逻辑可以在没有中断ADC的正常操作(即现场)下校准连续时间Λ Σ调制器的直接反馈与快闪时间延迟系数。因此，校准逻辑可以校准次优系数以矫正性能与稳定性的降级。
[0019]在一个实例中，校准系统被提供并包括接收模拟输入并转换模拟输入成数字数据的连续时间λ Σ模拟数字转换器(ADC);分析数字数据以产生输出的数据监视器；至少根据数据监视器输出，调整ADC的稳定性参数的校准逻辑。
[0020]在另一个实例中，提供一种方法。该方法由校准系统实现并包括转换，使用连续时间Λ Σ模拟数字转换器(ADC)，将模拟输入转换成数字数据；分析，使用数据监视器，数字数据产生输出；与调整，使用校准逻辑，ADC的稳定性参数，至少根据数据监视器的输出。
[0021]在又一个实例中，逻辑被编码在一个或多个非暂存介质，其包括用于执行的代码并且在由处理器执行时，可操作地执行包括从数据监视器的输出接收；至少根据数据监视器输出，调整连续时间Λ Σ模拟数字转换器(ADC)稳定性参数，其中ADC转换器将模拟输入转换成数字数据。
【具体实施方式】
[0022]在一个实施例中，校准逻辑在ADC上电时序期间现场调整ADC的稳定性系数。这种调整比其他实现允许更积极的噪声整形。此外，因为针对工艺改变的健壮性变得不那么令人关注，设计的复杂性可以被减低。
[0023]图1示出了一种现场稳定性校准技术的框图。系统10包括具有可编程稳定性系数控制的连续时间λ Σ调制器(CT-DSM) 12、数据监视器18与校准逻辑20。CT-DSM12包括环路滤波器14、快闪ADC16与数字模拟转换器(DAC) 22。
[0024]图2示出了 CT-DSM12的更详细的框图。如图2所示，环路滤波器14主动过滤输入到CT-DSM12的输入信号，并且通过电阻Rdfb输出低通滤波信号到快闪ADC16。快闪ADC16包括比较从环路过滤器14接收的输出与参考值的比较器。快闪ADC16输出表示引起其各自的比较器传输的参考值的数字数据。如图1所示，数字数据输出到DAC22与数据监视器18。DAC22包括如图2所示的22a、22b、22c与22d的单独的DAC。22a — 22d中的每个单独的DAC将一部分数字数据转换成模拟信号并且将模拟信号输出到环路滤波器14的不同级。
[0025]数据监视器18分析由CT-DSM12输出的数字数据。在一个实施例中，数据监视器18是测量由CT-DSM12输出信号的功率的功率表。在一个具体实施例中，数据监视器18被实现为数字RMS量表。
[0026]此外，在一个实施例中，数据监视器18测量CT-DSM12输出值的平方和。或者，数据监视器18通过计算CT-DSM12输出的绝对值的和估算功率。另外，数据监视器18可以子采样CT-DSM的输出以降低设计复杂性。
[0027]校准逻辑20根据数据监视器18的输出，调整CT-DSM12的稳定性参数。特别是，校准逻辑20查找CT-DSM12的控制系数，例如，导致CT-DSM12的稳定性增加的直接反馈系数与快闪时间系数。在一个实施例中，数据监视器18输出功率值，这些控制系数导致数据监视器18的输出降低。在一个实施例中，数据监视器18输出有效位数(ENOB)或者信噪比，这些控制系数导致数据监视器18的输出增加。
[0028]在一个具体的实施例中，校准逻辑20通过至少改变连接到电阻Rdfb的偏置电流、元件值(例如，Rdfb的阻值、电容或者电感)与参考电压之一来调整直接反馈系数。此外，校准逻辑20还可以通过至少改变连接到电阻Rdfb的偏置电流、元件值与参考电压之一来调整快闪DAC时间系数。
[0029]帕斯伐(Parseval)定理指出数字监视器18的输出与NTF在频域上的幅值平方的积分成正比。由于NTF在带外远远大于带内，在没有输入信号时，ADC16的RMS输出由打算减到最小的带外噪声功率所控制。
[0030]如上所讨论的，CT-DSMl2包括可调整稳定性参数，它包括直接反馈与快闪DAC时间系数。直接反馈系数与电阻Rdfb上形成的电压值有关。快闪DAC时间系数与由单个DAC22a—22d使用的时钟与快闪ADC16使用的快闪时钟之间延迟有关。
[0031]直接反馈与快闪时间系数控制调制器通