小数分频器和小数分频锁相环的制作方法
【技术领域】
[0001] 本发明涉及一种小数分频器以及一种小数分频锁相环。
【背景技术】
[0002] 锁相环（PLL，PhaseLockedLoop)是一种利用反馈（Feedback)控制原理实现的 频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。因其 具有保持时钟同步的锁频作用，锁相环广泛地应用于信号传输领域。
[0003] 锁相环可以将一个高稳定度和高精度的标准频率信号经过加减乘除等四则运算 以及倍频、分频和混频等操作手段，产生相同稳定度的大量离散频率。如图1所示，为锁相 环的基本电路结构。其主要由鉴相器ro(PhaseDetector)、环路低通滤波器LPF(LowPass Filter)和压控振荡器VCO(VoltageControlledOscillator)组成，输入信号fK进入鉴 相器并经过环路低通滤波器LPF以及压控振荡器VCO产生输出信号&，同时输出信号& 反馈给鉴相器ro。其中，鉴相器ro的作用是鉴别输入信号fK以及反馈回来的输出信号fQ 之间的相差，使得鉴相器ro的输出电压与输入信号fK和输出信号4之间的相位差具有一 确定关系；环路低通滤波器LPF用于对从鉴相器ro输入的信号进行滤波，以便在其输出端 对原始信号进行精确的估计，环路滤波的阶数和噪声带宽决定了环路低通滤波器LPF对信 号的动态响应，在锁相环中，环路滤波器一般可采用图1中所示的环路低通滤波器LPF，其 作用为在鉴相器ro的输出端衰减高频误差分量，以提高抗干扰性能，在环路跳出锁定状态 时，提高环路以短期存储，并迅速恢复信号；压控振荡器VCO根据从环路低通滤波器LPF输 入的信号，产生输出信号A，其中输出信号4的频率与压控振荡器VCO根据从环路低通滤 波器LPF输入的信号的电压具有对应关系。输入信号4经过如图1所示的锁相环后即可 产生所需要的并与输入信号&相关的输出信号4，因为锁相环的存在使得输出信号4与输 入信号fK之间具有频率以及相位上的相关性。
[0004] 频率合成器是利用一个或多个标准信号，通过各种技术途径产生大量离散频率信 号的设备，广泛地应用于仪器仪表、遥控遥测通信、雷达、电子对抗、导航以及广播电视等各 个领域。
[0005] 在频率合成器中，锁相环频率合成器是目前比较普遍应用的一种频率合成器，其 基本原理是把压控振荡器VCO的输出信号4与作为基准信号的谐波的输入信号，在鉴相 器ro中进行相位比较，当输出信号4与作为基准信号的谐波的输入信号fK两者接近时，锁 相环的环路就自动把压控振荡器VCO的输出信号4的频率锁到这个作为基准信号的谐波 的输入信号fK的频率上。
[0006] 数字式频率锁相环，是对锁相环频率合成器的一种改进形式。如图2所示，经过压 控振荡器VCO后的输出信号4在反馈给鉴相器ro之前进行N次分频，之后再与基准信号 (即输入信号fK)在鉴相器ro中进行比较，当环路锁定时，压控振荡器VCO的输出信号L频率f与基准信号fK频率(基准频率fr)的关系为f=Nfr，其中N为整数，其输出频率f是 基准频率fr的整数倍，这种锁相环频率合成器也可称为整数分频器锁相环频率合成器。
[0007] 在上述两种锁相环结构中，基准频率fr一般是由恒温晶振振荡器（0CX0， OvenControlledCrystalOscillator)、温补晶振（TCXO,TemperatureCompensate X'tal(crystal)Oscillator)、数字温补晶振（DCXO)等，具有较高的频率稳定度。
[0008] 频率锁相环分为整数分频锁相环和小数分频锁相环两种。
[0009] 如图3所示，为整数分频锁相环的电路结构示意图。整数分频锁相环包括依次连 接的鉴相鉴频率器PFD、电荷泵CP、环路低通滤波器LPF、压控振荡器VC0,还包括作为分频 器（divider)的除法器I/M，输入信号进入鉴相鉴频率器PFD，输出信号从压控振荡器VCO输 出，并且输出信号通过除法器I/M反馈给鉴相鉴频率器PFD。经过该整数分频锁相环的信 号，其输出频率和输入频率的关系为 _0]f0Ut=finXM
[0011] 其中，f；ut为输出频率，fin为输入频率，M为整数，该整数分频锁相环的输出频率 为输入频率的整数倍。因为整数分频锁相环的输出频率为输入频率的整数倍，而不能进行 包括小数倍变换，所以整数锁相环的解析度较低。
[0012] 如图4所示，为小数分频锁相环的电路结构示意图。与整数分频锁相环相比，小数 分频锁相环在增加了 A调节器（sigma-deltamodulator),该2-A调节器用于产生一 个伪随机的二进制序列，以给分频器动态引入一个小数分量nq(t)，2-A调节器的引入量 为k，设N为该引入量k的模，nq(t) =k/N，则
[0013]f〇ut= (M+nq(t))Xfin= (M+k/N)Xfin
[0014] 从中可以看出输出频率f；ut和输入频率fin之间的关系由整数倍关系变成了整数 加小数倍的关系，并且N值越大，输出频率f；ut的解析度就越高。
[0015] 小数分频锁相环相对于整数分频锁相环来说，适用于高解析度输出频率的SOC (SystemonChip，片上系统)系统。但是，小数分频锁相环中，由于使用了 2-A调节器，因 此存在量化误差，从而降低了小数分频锁相环的相位噪声性能。
[0016] 如上所述，实现小数分频锁相环的传统方法是在分频器处加入2-A调节器以实 现小数分频，为了降低增加S-A调节器而引入的量化噪声（quantizationnoise),通常 分频锁相环中的低通滤波器需要较小的带宽（bandwidth)。这样做后使得小数分频锁相环 的面积变大，环路反应时间增加而对输入信号的相位追踪能力下降，对环路中压控振荡器 VCO的噪声抑制能力下降。因此，现有的小数分频锁相环还有待改进之处。
【发明内容】
[0017] 有鉴于此，本发明提供一种小数分频器和小数分频锁相环，以消除量化噪声，减小 其周期抖动。
[0018] 本申请的技术方案是这样实现的：
[0019] 一种固定小数分频器，包括：
[0020] 转换模块、相选择模块、可变整数分频模块和D触发器；其中，
[0021] 所述转换模块，用于依据所输入的一小数分频参数产生一相选择值和一整数分频 值，并将所述相选择值发送给所述相选择模块，将整数分频值发送给所述可变整数分频模 块；
[0022] 所述相选择模块，用于接收所述相选择值和M+1个等相位的时钟，从所述M+1个等 相位的时钟中选择与所述相选择值相对应的相位时钟发送给所述D触发器的CK端；
[0023] 所述可变整数分频模块，用于接收所述M+1个等相位的时钟中的一基准相位时钟 信号和所述整数分频值，依据所述整数分频值将所述基准相位时钟信号进行整数分频后的 信号发送给所述D触发器的D端；
[0024] 所述D触发器，用于依据其CK端和D端输入的信号，从其Q端产生一小数分频信 号。
[0025] 进一步，所述小数分频参数为：
[0026] FractionalDividerNUM=N.F=N+P/(M+1)
[0027]其中，1AM+1)〈=0.F〈=MAM+1);
[0028] 其中，FractionalDividerNUM即N.F为小数分频参数，N为正整数，M为正整数， P为整数，且〇〈P〈M+l，0.F为N.F中的小数部分。
[0029] 进一步，所述转换模块依据N+PAM+1)的小数分频参数，所产生的相选择值为区 间[0，M]的正整数。
[0030] 进一步，所述转换模块依据N+PAM+1)的小数分频参数，所产生并发送给所述相 选择模块的初始相选择值为P，所产生并发送给可变整数分频模块的初始整数分频值为N。
[0031] 进一步，当进行分频时，所述转换模块对所述相选择值进行判断：
[0032] 若Phs_sel_num+P〈M+1，则所述转换模块通过公式
[0033]Phs_seI_num=Phs_seI_num+P
[0034] 产生新的相选择值并发送给所述相选择模块，同时产生