一种半速率随机数据相位检测电路的制作方法
【技术领域】
[0001]本发明涉及相位检测技术领域，尤其涉及一种半速率随机数据相位检测电路。
【背景技术】
[0002]目前，随着对收发系统的性能需求不断增加，数据传输速率不断提高。在高速系统中，芯片外部和内部的噪声都会对信号质量造成显著影响。为了提高信号完整性，需要在收发机的接收端提供一个时钟，使其与接收到的数据之间有着十分确定的相位关系，以便在数据的“最佳”点，即每个比特的中间点采样。这就需要在接收端采用时钟数据恢复电路进行时钟恢复和数据提纯。
[0003]基于延时锁相环(Delay Locked Loop，DLL)的时钟数据恢复(Clock and DataRecovery，CDR)电路用压控延时链(Voltage Controlled Dealy Line, VCDL)代替了压控振荡器(Voltage Controlled Oscillator, VCO)，且直接将输入基准时钟提供给延迟锁定环路。VCDL单元的引入不仅提高了环路稳定性容限，同时消除了积累抖动的问题。另一方面，由于频率锁定环路直接给相位跟踪环路提供高速时钟，在多通路应用时可以实现环路共享，因而大大降低链路中收发机的功耗。因此，DLL结构被广泛应用于时钟数据恢复电路中。
[0004]由于时钟数据恢复电路接收的数据是随机信号，并不是单一频率的波形信号，因此CDR中采用的鉴相器不同于锁相环中的鉴相器，需要采用随机数据鉴相器，其特征是根据信号的跳变沿获得相位信息。因此需要合理设计相位检测电路，使其正确检测周期性时钟和随机数据之间的相位关系。
【发明内容】
[0005]本发明所要解决的技术问题是如何提供一种应用于DLL结构CDR电路中的相应检测电路，能够正确检测周期性时钟和随机数据之间的相位关系的半速率相位检测电路，简化电路复杂度，降低硬件实现成本的关键问题。
[0006]为此目的，本发明提出了一种半速率随机数据相位检测电路，包括:
[0007]第一 NMOS晶体管Mnl、第二 NMOS晶体管Mn2、第一 PMOS晶体管Mpl、第二 PMOS晶体管Mp2、20ps延时单元Dly_l、20ps延时单元Dly_2、异或门xor、同或门nxor、反相器invl、反相器inv2 ；
[0008]其中，所述20ps延时单元Dly_l的输入端接输入数据data ;所述20ps延时单元Dly_l的输出端接延时数据Dd ;所述异或门xor的两个输入端分别接输入数据data和延时数据Dd ;所述反相器invl的输入端接异或门xor的输出端；所述第一 NMOS晶体管Mnl的栅极接90°相位时钟clkq+ ;所述第一 NMOS晶体管Mnl的漏极接所述异或门xor的输出端；所述第一 NMOS晶体管Mnl的源极接地电平；所述第二 PMOS晶体管Mp2的栅极接所述反相器invl的输出端；所述第二 PMOS晶体管Mp2的源极接输入时钟elk ;所述20ps延时单元Dly_2的输入端接输入数据data ;所述20ps延时单元Dly_2的输出端接延时数据Dd ;所述同或门nxor的两个输入端分别接输入数据data和延时数据Dd ;所述反相器inv2的输入端接同或门nxor的输出端；所述第一 PMOS晶体管Mpl的栅极接270°相位时钟clkq-;所述第一 PMOS晶体管Mpl的漏极接所述同或门nxor的输出端；所述第一 PMOS晶体管Mpl的源极接电源电压VDD ;所述第二 NMOS晶体管Mn2的栅极接所述反相器inv2的输出端；所述第二 NMOS晶体管Mn2的源极接输入时钟elk。
[0009]具体地，由所述延时单元Dly_l与所述延时单元Dly_2的时延获取所述异或门xor与同或门nxor输出信号的脉冲宽度。
[0010]具体地，所述反相器invl与所述反相器inv2，用于控制所述第二 PMOS晶体管Mp2与第二 NMOS晶体管Mn2栅极信号的驱动强度。
[0011]具体地，所述第二 PMOS晶体管Mp2和第二 NMOS晶体管Mn2构成的传输门，用于控制E点和F点脉冲信号对输入时钟elk的采样结果传输到控制电压Vc节点。
[0012]具体地，所述输入时钟elk和输入随机数据data为相位检测电路的输入信号，其中，若data超前elk，则对所述控制电压Vc进行减小操作，若data落后elk，则对所述控制电压Vc进行增大操作。
[0013]本发明公开了一种半速率随机数据相位检测电路，半速率随机数据相位检测电路工作在半速率时钟条件下，在输入data的上升沿和下降沿对输入时钟信号elk的上升沿进行检测，判别两者之间的相位关系并产生相应的控制电压。半速率时钟相位检测电路综合鉴相器和电荷泵的功能并且全部采用数字逻辑单元实现，降低了电路功率消耗和硬件实现代价。
【附图说明】
[0014]通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中:
[0015]图1示出了本发明实施例中的一种半速率随机数据相位检测电路的电路图；
[0016]图2示出了本发明实施例中的一种半速率随机数据相位检测电路的功能示意图；
[0017]图3示出了本发明实施例中的一种半速率随机数据相位检测电路工作过程中的仿真结果示意图；
[0018]图4示出了本发明实施例中的一种半速率随机数据相位检测电路应用于一种基于DLL结构的半速率时钟数据恢复电路的结构示意图；
[0019]图5示出了本发明实施例中的一种半速率随机数据相位检测电路应用于一种基于DLL结构的半速率时钟数据恢复电路的仿真输出结果示意图。
【具体实施方式】
[0020]本发明提供了一种半速率随机数据相位检测电路其综合鉴相器和电荷泵的功能，相位检测子电路工作在半速率时钟条件下，同时兼顾随机数据鉴相器和电荷泵的功能，相位检测电路检测接收数据data和时钟elk之间的相位信息，产生控制电压值Vc，控制电压经过一阶滤波电容滤波后，作为压控延时链的延时控制电压，对压控延时链进行控制，最终实现接收数据data和时钟elk的相位对准。
[0021]下面将结合附图对本发明的实施例进行详细描述。
[0022]为了更好的理解与应用本发明提出的一种半速率随机数据相位检测电路，以如下附图示例进行详细说明。
[0023]如图1所示，本发明提供了一种半速率随机数据相位检测电路，包括:第一NMOS晶体管Mnl、第二 NMOS晶体管Mn2、第一 PMOS晶体管Mpl、第二 PMOS晶体管Mp2、20ps延时单元Dly_l、20ps延时单元Dly_2、异或门xor、同或门nxor、反相器invl、反相器inv2。
[0024]具体地，20ps延时单元Dly_l的输入端接输入数据data ;20ps延时单元Dly_l的输出端接延时数据Dd ;异或门xor的两个输入端分别接输入数据data和延时数据Dd ;反相器invl的输入端接异或门xor的输出端；第一 NMOS晶体管Mnl的栅极接90°相位时钟clkq+ ;第一 NMOS晶体管Mnl的漏极接异或门xor的输出端；第一 NMOS晶体管Mnl的源极接地电平；第二 PMOS晶体管Mp2的栅极接反相器invl的输出端；第二 PMOS晶体管Mp2的源极接输入时钟elk ;20ps延时单元Dly_2的输入端接输入数据data ;20ps延时单元Dly_2的输出端接延时数据Dd ;同或门nxor的两个输入端分别接输入数据data和延时数据Dd ；反相器inv2的输入端接同或门nxor的输出端；第一 PMOS晶体管Mpl的栅极接270°相位时钟clkq-;第一 PMOS晶体管Mpl的漏极接同或门nxor的输出端；第一 PMOS晶体管Mpl的源极接电源电压VDD ;第二 NMOS晶体管Mn2的栅极接反相器inv2的输出端；第二 NMOS晶体管Mn2的源极接输入时钟elk。
[0025]进一步地，相位检测电路工作在半速率时钟频率下，即输入基准时钟elk和输入数据data具有相同的频率，根据输入数据以及输入时钟的相位，调节控制电压的值。
[0026]更进一步地，相位检测电路综合鉴相器单元和电荷泵单元的功能，用于检测输入数据与输入时钟的相位关系，若输入数据的跳变沿超前与输入时钟的上升沿，则减小控制电压；若输入数据的跳变沿落后与输入时钟的上升沿，则增大控制电压。其中，相位检测电路的输出信号经过一阶滤波电容后得到调节VCDL延时控制电压Vc。
[0027]更进一步地，由随机数据相位检测电路中的延时单元Dly_l和Dly_2的时延确定异或门xor和同或门nxor输出信号的脉冲宽度。反相器invl和inv2用于增强控制第二PMOS晶体管Mp2和第二 NMOS晶体管Mn2栅极信号的驱动强度。其中，第二 PMOS晶体管Mp2和第二 NMOS晶体管Mn2构成的传输门用于保证控制E点和F点脉冲信号对输入时钟elk的采样结果充分传输到控制电压Vc节点。
[0028]更进一步地，随机数据相位检测电路的工作原理是在输入数据data的跳变沿完成对输入时钟el