锁相环电路的制作方法
【技术领域】
[0001]本发明涉及集成电路技术领域，特别涉及一种锁相环电路。
【背景技术】
[0002]锁相环(PLL, Phase-locked loops)电路是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路的输出信号与其外部的参考信号保持同步。当参考信号的频率或相位发生改变时，锁相环电路会检测到这种变化，并且通过其内部的反馈系统来调节输出信号的频率或相位，直到两者重新同步。
[0003]在基于锁相环电路的频率综合器中，分频器是一个非常重要的模块，它是频率综合器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提。小数分频技术的提出，打破了频率综合器环路带宽和信道间隔之间的限制关系，使其具有频率切换速度快、精度高等优点。所谓小数分频，有时也被称为分数分频，即分频器的分频数是一个分数值。
[0004]图1是常见的一种小数分频的锁相环电路的结构示意图。参考图1，所述锁相环电路包括鉴频鉴相器(PFD, Phase Frequency Detector) 11、电荷泵12、环路滤波器(LPF,Loop Filter) 13、压控振荡器(VC0, Voltage Controlled Oscillator) 14 以及分频器 15。
[0005]所述鉴频鉴相器11适于检测输入信号Vin与分频信号Vdiv的相位差，并输出与所述相位差成正比的误差电压信号；所述电荷泵12适于将所述误差电压信号转化为环路的充放电电流；所述环路滤波器13适于滤除所述电荷泵12输出的高频成分，抑制电压纹波，在所述充放电电流的控制下输出控制电压Vc ;所述压控振荡器14适于产生频率与所述控制电压Vc成正比的输出信号Vout，所述输出信号Vout的频率Fout与所述控制电压Vc的关系如下:Fout=FO+Kvco*Vc, FO为所述控制电压Vc等于零时所述输出信号Vout的频率，也被称为所述压控振荡器14的自由振荡频率，Kvco为所述压控振荡器14的增益；所述分频器15适于对所述输出信号Vout进行小数分频，产生所述分频信号Vdiv。
[0006]图1所示的锁相环电路各部分都是一个噪声源，尤其是所述分频器15，进行小数分频时会产生较大的量化噪声。噪声的存在使环路的捕捉性能、线性跟踪性能变差，使所述输出信号Vout的相位产生随机抖动，频谱不纯，严重时可完全破坏环路的正常工作。因此，如何降低图1所示的锁相环电路的噪声是一个亟待解决的问题。
【发明内容】
[0007]本发明解决的是现有的小数分频的锁相环电路噪声较大的问题。
[0008]为解决上述问题，本发明提供一种锁相环电路，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器以及分频器，还包括倍频器；
[0009]所述倍频器适于对输入信号进行倍频处理以产生倍频信号，所述倍频信号的频率大于所述输入信号的频率；
[0010]所述鉴频鉴相器适于检测所述倍频信号与所述分频器产生的分频信号的相位差以产生与所述相位差成正比的误差电压信号。
[0011]可选的，所述倍频信号的频率为所述输入信号的频率的两倍。
[0012]可选的，所述倍频器包括延时电路和同或逻辑电路；
[0013]所述延时电路适于对所述输入信号进行延时处理以产生滞后于所述输入信号的延时信号；
[0014]所述同或逻辑电路适于对所述输入信号和所述延时信号进行同或逻辑处理以产生所述倍频信号。
[0015]可选的，所述延时信号滞后于所述输入信号的时间为所述输入信号的周期的四分之一O
[0016]可选的，所述电荷泵适于将所述误差电压信号转化为环路的充放电电流；
[0017]所述环路滤波器适于在所述充放电电流的控制下输出控制电压；
[0018]所述压控振荡器适于产生频率与所述控制电压成正比的输出信号；
[0019]所述分频器适于对所述输出信号进行分频处理以产生所述分频信号。
[0020]可选的，所述分频器适于对所述输出信号进行小数分频处理。
[0021 ] 可选的，所述锁相环电路还包括适于产生所述输入信号的参考频率源。
[0022]与现有技术相比，本发明的技术方案具有以下优点:
[0023]通过增加倍频器对输入信号进行倍频处理，增大输入鉴频鉴相器的信号的频率，从而使分频器产生的分频信号的频率增大。由于所述分频器的量化噪声与所述分频信号的频率呈负相关变化，因此，在锁相环电路的环路带宽不变的情况下，当所述分频信号的频率增大时，所述分频器的量化噪声减小。
[0024]由于所述锁相环电路的环路作用，在大于所述环路带宽时，具有低通特性的环路噪声被环路抑制；在小于所述环路带宽时，具有高通特性的环路噪声被环路抑制。因而在低频时，所述锁相环电路的噪声中具有低通特性的环路噪声起主导作用；而在高频时，所述锁相环电路的噪声中具有高通特性的环路噪声起主导作用。所述分频器的量化噪声属于低通特性的环路噪声，压控振荡器的噪声属于高频噪声，因此，采用本发明技术方案提供的锁相环电路，可以将所述环路带宽选择得较大一些，以获得较好的压控振荡器的噪声，从而降低整个锁相环电路的噪声。
[0025]本发明的可选方案中，所述倍频器是对所述输入信号进行两倍倍频处理，所述倍频器的电路简单，易于实现，成本较低。
【附图说明】
[0026]图1是常见的一种小数分频的锁相环电路的结构示意图；
[0027]图2是图1所示的分频器的相位噪声曲线示意图；
[0028]图3是本发明实施方式的锁相环电路的结构示意图；
[0029]图4是本发明与现有技术的分频器的相位噪声曲线对比示意图；
[0030]图5是本发明实施方式的压控振荡器的相位噪声曲线示意图；
[0031]图6是本发明实施例的倍频器的电路结构示意图；
[0032]图7是图6所示的倍频器的信号波形示意图。
【具体实施方式】
[0033]小数分频的锁相环电路中，分频器主要由sigma-delta调制器和整数分频器组成。sigma-deIta调制器产生伪随机的二进制整数序列来动态地改变整数分频器的分频比，使它的平均值为小数。实际的分频比总是偏离所要求的小数分频比，因而存在量化误差。sigma-delta调制器中的量化误差会引起低通的量化噪声并降低锁相环电路的相位噪声性倉泛。
[0034]以图1所示的小数分频的锁相环电路为例，图2示出了所述分频器15的相位噪声曲线。由于锁相环电路的环路作用，且所述分频器15的量化噪声具有低通特性，因此，在大于所述锁相环电路的环路带宽时，所述分频器15的量化噪声被环路抑制。参考图2，虚线L21是未被环路抑制的相位噪声，实线L22是被环路抑制的相位噪声。
[0035]为抑制所述分频器15的量化噪声，通常有两种方法:一是可以使用更高阶的环路滤波器；二是减小所述锁相环电路的环路带宽。实际应用中环路滤波器的阶数一般不会超过3，因为阶数越高相位裕度越低，可能引起环路不稳定，限制了第一种方法的应用。而第二种方法违背了利用小数分频提高所述锁相环电路的环路带宽的初衷，也不适用。本发明技术方案提供一种锁相环电路，通过增大分频器输出的分频信号的频率降低分频器的量化噪声。
[0036]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0037]图3是本发明实施方式的锁相环电路的结构示意图。参考图3，所述锁相环电路包括倍频器20、鉴频鉴相器21、电荷泵22、环路滤波器23、压控振荡器24以及分频器25。
[0038]具体地，所述倍频器20适于对输入信号Vin进行倍频处理以产生倍频信号Vfm，所述倍频信号Vfm的频率大于所述输入信号Vin的频率。所述输入信号Vin的频率是所述锁相环电路的参考频率，所述倍频器20将所述输入信号Vin的频率进行了放大，若所述输入信号Vin的频率为Fr，则所述倍频信号Vfm的频率为n*Fr，η > 1，η为倍频次数。
[0039]所述鉴频鉴相器21适于检测所述倍频信号Vfm与所述分频器25产生的分频信号Vdiv的相位差以产生与所述相位差成正比的误差电压信号。与现有技术中的锁相环电路不同，本发明技术方案的锁相环电路中的鉴频鉴相器21检测的是所述倍频信号Vfm与所述分频信号Vdiv的相位差。
[0040]当锁相环电路开始工作时，若所述分频信号Vdiv的频率远离所述倍频信号Vfm的频率，所述鉴频鉴相器21与所述