时钟信号同步的制作方法
【技术领域】
[0001] 本申请的主题设及电路系统中的时钟同步，并且更具体地设及提供给多个巧片的 时钟信号同步。
【背景技术】
[0002] 在电子系统中，经常需要控制事件的时间。在单一的集成电路（例如，巧片）中， 该可W通过提供外部时钟信号或通过内部产生时钟信号来实现。当在多个电路中的事件需 要协调时，相同的时钟信号可W被提供给多个电路。由于电路和到该些电路的时钟信号的 路径变化，每个电路中的时钟信号可随时间漂移，并且需要进行同步。同样，内部电路（诸 如，时钟乘法器或除法器电路）可不同的初始条件启动。在该两种情况下，同步信号可 W周期性地同步该些时钟信号。
[0003] 为了成功地同步时钟信号到同步信号，同步信号和时钟信号之间的时序关系必须 遵循一定的时序约束。时序约束可受到执行同步的组件的设置和保持时间的影响。设置 和保持时间可W定义时钟信号的触发事件周围的时间窗口。在该设置和保持时间期间，所 述同步信号应对于同步信号保持稳定W提供一致的结果。如果同步信号在此期间是不稳 定-如果例如它在设置和保持时间期间跃迁-则组件可W不产生可靠输出。例如，由于电 路之间的制造差异（工艺偏差），或由于环境操作条件，在相同条件下接收时钟信号和同步 信号并理想情况下产生相同输出的两个电路可W产生不同的输出。为了确保提供一致的结 果，信号跃迁应该发生在设置和保持窗口之外。
[0004] 然而，当时钟频率增加时，在时钟信号和同步信号之间保持适当的定时对准变得 越来越困难。该可W由于电路中部件到部件的差异和可导致电路性能不同的环境因素差异 (例如，温度和电源电压）。
【附图说明】
[0005] 所从可W理解本发明的特征，多个附图的说明如下。但应当指出，在所附附图中 仅仅示出了本发明的特定实施方式，因此不应被视为其范围的限制，因为本发明可包括其 他等效实施例。
[0006] 图1示出根据本发明的一个实施例的用于捕获同步信号的电路100。
[0007] 图2示出根据本发明的一个实施例，可W测试同步和时钟信号的定时关系的测试 电路。
[000引 图3A-4C示出可出现在图2中所示测试电路的示例性时序图。
[0009] 图5示出根据本发明的实施例，测试并向一个或多个电路提供时钟和同步信号的 电路。
[0010] 图6示出根据本发明另一实施例，用于测试时钟信号和同步信号的定时关系的电 路。
【具体实施方式】
[0011] 本发明实施例提供电路和方法W调节时钟信号和同步信号之间的时序关系。具体 而言，在时钟信号的捕获边沿和同步信号的跃迁之间的定时关系可W被控制，W确保同步， 即使时序电路的约束。确定时钟信号的捕获边沿和同步信号的跃迁之间的定时关系可包括 提供延迟同步信号和延迟时钟信号，并比较所述延迟信号如何改变电路性能。使用延迟同 步信号的输出变化可提供在时钟信号的捕获边沿之前发生了什么。使用延迟时钟信号的输 出变化可提供在时钟信号的捕获边沿后发生了什么。所公开的电路和方法可W测试和调整 快速时钟信号（例如，超过IGHz的时钟信号）的时序关系。
[0012] 图1示出根据本发明的一个实施例的用于捕获同步信号的电路100。电路100可 W包括信号发生器110、捕获电路120和测试电路130。信号发生器110可提供时钟信号 化OCK和同步信号SYNC至捕获电路120。捕获电路120可产生表示相对于时钟信号化OCK 跃迁的时间的输出信号OUT,SYNC信号在捕获电路120检测出。常规地，该信号发生器110 将与捕获电路120分开足够的距离，W创建不确定是否在化0CK和SYNC信号之间维持合适 的同步。正如其名称所暗示的，测试电路130可W对CLOCK和SYNC电路执行测试，W确定 它们之间的关系，并根据该些测试的结果，可W产生控制捕获电路120的处理的控制信号 CNT化。
[001引输出信号OUT可W产生跃迁，其表示在时钟信号化0CK的特定周期期间同步信号SYNC在两个状态（例如，低电平信号与高电平信号）之间的跃迁。因此，捕获电路120可在 时钟信号化0CK的特定周期期间"捕获"同步信号SYNC。输出信号OUT可在两个状态（例 如，低电平输出信号和高电平输出信号）之间跃迁，W指示该同步信号SYNC的捕获。
[0014] 输出信号OUT也可W由其他电路级（未示出）用于执行某些处理操作。其他电路 级也可W设置在具有捕获电路120的共同集成电路（例如，巧片）上，或者它也可设置在其 他的集成电路中。例如，输出信号OUT可由通信设备（未示出）触发发送事件，在通信设备 中提供捕获电路120。
[00巧]测试电路130可W接收SYNC和化0CK信号，并确定SYNC和化0CK信号之间的定 时关系是否违反电路100的定时限制。如果定时限制被违反，测试电路130可W提供控制 信号CNT化给信号发生器110和/或捕获电路120来调整同步和时钟信号之间的偏移。
[0016] 例如，当时钟信号化0CK和SYNC信号都在互相的"建立和保持时间"跃迁时，捕获 电路120的定时约束可能违反，它对于捕获电路120限定。在上面所讨论的示例中，其中 对化0CK信号的预定跃迁采样SYNC信号，相对于化0CK信号的该些跃迁限定设置和保持时 间。测试电路130可确定SYNC信号的跃迁是否发生在化0CK信号的设置和保持时间，和可 选的，可识别SYNC和时钟信号之间的关系，用于校正。
[0017] 在一个实施例中，捕获电路120可包括信号调节器122和解码器124。信号调节 器122可W接收化0CK和SYNC信号，并基于来自测试电路130的控制信号CNT化调整在 CLOCK和SYNC信号之间的歪斜（如果需要的话）。信号调节器122可W通过延迟SYNC和 化0CK信号中的一个相对于另一个而调节SYNC和化0CK信号之间的偏移。经调整的SYNCP 和化0CKP信号可W被提供给解码器124。解码器124可W基于输入到它的SYNCP和化0CKP 信号生成输出信号OUT。解码器124可W生成输出信号OUT,表示相对于时钟信号化0CKP 的跃迁该SYNCP信号被检测到的时间。在一个实施例中，解码器124可W是触发器电路。
[001引如图1所示，捕获电路120和测试电路130可w提供在共同的集成电路中。因而， 测试电路130可W生成控制数据CT化，使得在其中捕获电路120所在的集成电路局部地观 察的化OCK和SYNC信号之间的同步。系统100可W包括多个集成电路，在图1中示为1-N， 其每一个可W包括其自己的测试电路130W产生本地控制数据CT化，使得在各集成电路 1-N局部观察到的化OCK和SYNC信号之间的同步。
[0019] 在另一个实施例中，信号调节器112可W被提供作为信号发生器110的一部分。在 本实施例中，信号发生器110包括本地信号发生器114和信号调节器112。本地信号发生 器可根据其自身的技术产生原始的同步信号SYNCO和原始时钟信号化OCKO。信号调节器 112可W根据从系统100中测试电路（多个）130接收的控制信号改变原始同步信号SYNCO 和原始时钟信号化OCKO之间的定时。信号调节器112可W输出SYNC和化OCK信号到系统 100中的电路（多个）。在本实施例中，接收所述调整后的SYNCP和化OCKP信号的测试电 路130可W确认；对SYNC和化OCK信号进行正确的调整。
[0020] 图2示出根据本发明的一个实施例，可W测试同步和时钟信号的定时关系的测试 电路200。测试电路200可W包括多个触发器电路210、220和230,第一延迟电路224和第 二延迟电路234。第一延迟电路224可W通过延迟T1延迟同步信