基于SiGe BiCMOS工艺的ECL触发器的制造方法
【技术领域】
[0001]本发明涉及一种ECL触发器，特别涉及一种基于SiGe BiCMOS工艺的ECL触发器。它适用于超高速数字电路、光通信、雷达、微波通信等领域中的解复用器(DEMUX)。
【背景技术】
[0002]ECL触发器一直是光通信系统中高速数据链路部分的核心基本电路。根据其在系统中的不同位置及外围配置条件，它完成的功能也不尽相同。例如，它可以保障高速数据信号的正确接收，也可以实现高速时钟信号的分频处理。但是，ECL触发器总是工作在系统工作频率要求最高的部分，可以说ECL触发器的正常工作是整个光通信系统正常工作的前提。近年来，随着光通信技术的飞速发展，系统对ECL触发器的工作频率要求越来越高，目前已达到1GHz的量级。
[0003]常规的ECL触发器电路如图1所示，它由主锁存器MLATCH1和从锁存器MLATCH2串接组成。MLATCH1和MLATCH2两个模块的物理构成完全相同，但是MLATCH1和MLATCH2刚好在完全相反的时钟电平下工作，这样它们就实现了一个边沿敏感的ECL触发器。
[0004]下面，分析一下这种常规ECL触发器的具体工作原理。
[0005]当CLKN为高电平，CLKP为低电平时，MLATCH1与外界连通，完全接收DN和DP端送入的数据，并将接收到的信号转换成中间信号，中间信号存储在电气节点MX、MY中，然后中间信号被送入MLATCH2中的MQjP MQ 8的基极，但此时MLATCH2与外界隔离，并不马上接收MLATCH1送入的信号，而仅仅保持已有的数据不变；
[0006]当CLKN为低电平，CLKP为高电平时，MLATCH1与外界隔离，DN、DP端口数据的变化不再影响MLATCH1的输出，MLATCH1仅仅保持已有的中间信号不变，但MLATCH2与外界连通，立刻接收MX、MY节点上存储的中间信号，MLATCH2将中间信号转换，然后通过0UTP、0UTN输出。
[0007]所以，从整体来看，ECL触发器只在时钟电平切换的边沿传递数据，而其他时刻数据的改变不影响输出，这种特性决定了该触发器有很强的抑制噪声的能力。另外电路采用全差分结构，这令它的噪声抑制能力又提升了一个档次。
[0008]但这种ECL触发器也有明显的缺点，它完全由晶体管(MQ1-MQ14)和电阻(MRfMR4)两种器件构造的，没有电感元件，工作频率不高。
[0009]由于晶体管自身的特性，随着频率的增高，晶体管的放大能力总是减弱的。
[0010]信号要从输入端DN、DP传递到OUTN、OUTP,就必须经过中间节点MX、MY。随着频率的增高，如果信号传递到中间节点时增益已下降为零，显然输出端信号也必然为零，这时触发器工作失效，此时的频率就是触发器的最高工作频率。这也说明要提升触发器的工作频率，必须改善触发器的高频增益响应。
[0011 ] 传统的ECL触发器也是由两个物理结构完全相同的锁存器MLATCH1和MLATCH2组成，MLATCH1和MLATCH2的电气响应完全相同，唯一差别只是工作的时钟电平刚好相反。
[0012]这里我们仅分析MLATCH1的特性，由于MLATCH1又是全对称结构，信号从DN端到节点MX的响应与从DP端到节点MY的电气响应完全相同，只是相位刚好相反，这里仅分析信号从DN端到中间节点MX的电气响应。
[0013]假设MQl的小信号跨导为Gm7，S为复频率j ω，Mki的电阻为R，MX节点的所有寄生电容为CMX，图2画出了 MX节点中的所有寄生电容，它包括MQl的集电极电容Cmqi，MQ4的集电极电谷 CMQ4，MQ3 的基极电谷 CMQ3，MQ8 的基极电谷 CMQ8，Cmx — C MQ1//Cmq4//Cmq3//Cmq8
[0014]那么从DN端到中间节点MX的小信号增益为:
[0015]Avl= Gm7* (R//S.Cmx) (I)
[0016]当频率较低时，MRl起主导作用，Cmx的作用几乎可以忽略，电路增益近似一个恒定值；当频率很高时，MRl的作用几乎可以忽略，Cmx起主导作用，电路增益剧烈滚降。以上现象可以从图4中明显看出，当工作频率在O?4GHz之间变化时，常规触发器增益几乎是恒定的4.5dB左右，增益曲线Avi (图4中的虚线部分)近乎一条横线；而工作频率大于6GHz后，增益剧烈滚降，增益曲线Avi近乎一条向下的斜线，到8GHz时，增益降低到零，触发器工作失效。
[0017]在标准商用0.18 μπι SiGe BiCMOS工艺条件下，该电路结构的最高工作频率为8GHz，已不能满足现代光通信的系统要求。
【发明内容】
[0018]为了克服常规ECL触发器工作频率不高的问题，本发明提出一种新的基于SiGeBiCMOS工艺的ECL触发器，在常规ECL触发器电路的基础上引入片上电感元件，在不减小晶体管尺寸的前提下，实现电路高频工作性能的有效改善。
[0019]为实现上述目的，本发明的一种基于SiGe BiCMOS工艺的ECL触发器含有:
[0020]时钟高电平锁存电路单元LATCHl，包括:晶体管MQ1、晶体管MQ2、晶体管MQ3、晶体管MQ4、晶体管MQ5、晶体管MQ6、晶体管MQ13、电阻MR1、电阻MR2、电感Lp电感L2;
[0021]其中，MQ1的基极接数字反相端DN，MQ2的基极接数字同相端DP，MQ5的基极接时钟反相端CLKN，MQ6的基极接时钟同相端CLKP，MQ 13的基极接偏置电压端VB，MQ 13的发射极接地端GND，1^的正端接电源端VDD，电感L 2的正端接电源端VDD，MQ i的发射极、MQ 2的发射极、集电极连接在一起，MQ 3的发射极、MQ 4的发射极、MQ 6的集电极连接在一起，MQ 5的发射极、MQ6的发射极、MQ 13的集电极连接在一起；MQ i的集电极、MQ 3的基极、MQ 4的集电极、电阻MR1的负端连接在一起，连接点为X，MQ 2的集电极、MQ 4的基极、MQ 3的集电极、电阻MR 2的负端连接在一起，连接点为Y，1^的负端接MR郝正端，L 2的负端接MR 2的正端；和
[0022]时钟低电平锁存电路单元LATCH2，包括:晶体管MQ7、晶体管MQ8、晶体管MQ9、晶体管MQ1(1、晶体管MQn、晶体管MQ12、晶体管MQ14、电阻MR3、电阻MR4、电感L3、电感L4;
[0023]其中，MQ7的基极接节点Y，MQ8的基极接节点X ；MQ n的基极接时钟同相端CLKP，MQ12的基极接时钟反相端CLKN ;MQ14的基极接偏置电压端VB ；MQ 14的发射极接地端GND ;电感L 3的正端接电源端VDD，1^4的正端接电源端VDD，MQ 7的发射极、MQ 8的发射极、MQ n的集电极连接在一起；MQ9的发射极、MQ 1(|的发射极、MQ 12的集电极连接在一起，MQ n的发射极、MQ 12的发射极、MQ1^集电极连接在一起，MQ 7的集电极、MQ 1(|的基极、MQ 9的集电极、电阻MR 3的负端连接在一起，与输出正端OUTP相接，MQ8的集电极、MQi^基极、MQ 1(|的集电极、电阻MR 4的负端连接在一起，与输出负端OUTN相接，1^的负端接MR 3的正端，L 4的负端接MR 4的正端。
[0024]所述电感U、L2、L3、L4采用片上螺旋电感实现，自感值在500pH?2nH之间。
[0025]有益效果:
[0026]与常规的ECL触发器相比，本发明的基于SiGe BiCMOS工艺的ECL触发器具有以下特点:
[0027]1.在常规ECL触发器的基础上，引入了四个电感L1, L2, L3, L4，这四个电感做ECL触发器的负载，随着工作频率的增加，电感的阻抗值逐渐增加，它有效地补偿了晶体管的本征增益衰减速率，因此本发明电路的ECL触发器工作频率更高。
[0028]图4中的虚线是常规ECL触发器的增益响应曲线，实线是本发明ECL触发器的增益响应曲线。从图4中可看出，当频率达到8GHz时，常规ECL触发器增益下降为OdB ;而本发明的ECL触发器在频率达12GHz时，增益才下降到OdB，最高工作频率提升50%。
[0029]2.本发明引入的四个电感L1, L2, L3, 1^4可以采用片上电感实现，电感采用相同的工艺制作，一致性好，可靠性高。
【附图说明】
[0030]图1为常规ECL触发器的电路图；
[0031]图2为常规ECL触发器的电路图(带MX节点的寄生电容);
[0032]图3为本发明基于SiGe BiCMOS工艺的ECL触发器的电路图；
[0033]图4为常规ECL触发器与本发明ECL触发器的增益-频率响应曲线对比图。
【具体实施方式】
[0034]本发明的基于SiGe BiCMOS工艺的ECL触发器的电路图如图3所示，它主要包括高电平锁存电路LATCHl和低电平锁存电