连续逼近暂存式模拟数字转换器及其控制方法
【技术领域】
[0001] 本发明涉及一种连续逼近暂存式模拟数字转换器（SuccessiveApproximation RegisterAnalog-to-DigitalConverter，SARADC)，尤其涉及一种可以进行背景校准 (backgroundcalibration)的连续逼近暂存式模拟数字转换器及其控制方法。
【背景技术】
[0002] 在连续逼近暂存式模拟数字转换器中，由于位电容阵列中的每一个位电容的电容 值可能会因为工艺误差、环境温度变化或不完全对称/匹配等原因造成偏离了原本所设计 的电容值，因而造成数字输出会有误差，进而影响到连续逼近暂存式模拟数字转换器的线 性度。为了解决该问题，通常需要对位电容进行校准，然而，目前的一些校准方法都存在一 些问题，例如影响到连续逼近暂存式模拟数字转换器的工作速度，或需要限制输入信号的 摆幅以避免超出模拟数字转换器的编码范围等，因此造成设计者的困扰以及使用操作上的 瑕疵。
【发明内容】
[0003] 因此，本发明的一个目的是提供一种连续逼近暂存式模拟数字转换器及其控制方 法，其校准位电容的方式可以是完全的背景校准（backgroundcalibration),不会影响到 连续逼近暂存式模拟数字转换器的工作速度；此外，也可以不需要限制输入信号的摆幅，也 即允许输入信号以满摆幅输入，以增加可处理的输入信号的电压范围。
[0004] 根据本发明的实施方式，一种连续逼近暂存式模拟数字转换器包括第一位电容阵 列、第二位电容阵列、比较器以及处理电路。第一位电容阵列用于接收第一输入信号，其中 第一位电容阵列包含多个第一位电容，且第一位电容阵列中的至少一个高位电容由多个次 电容构成，且每一个次电容通过对应的开关选择性地连接于第一参考信号、第二参考信号 或共模电压；第二位电容阵列用于接收第二输入信号，其中第二位电容阵列包含多个第二 位电容，第二位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容通过 对应的开关选择性地连接于第一参考信号、第二参考信号或共模电压；比较器耦接于第一 位电容阵列与第二位电容阵列，且用于比较第一位电容阵列与第二位电容阵列的输出以产 生比较信号；处理电路耦接于所述比较器，且用于控制第一位电容阵列与第二位电容阵列 的电容切换，并产生连续逼近暂存式模拟数字转换器的数字输出。
[0005] 根据本发明的另一实施方式，公开了一种控制连续逼近暂存式模拟数字转换器的 方法，其中连续逼近暂存式模拟数字转换器包括第一位电容阵列以及第二位电容阵列，其 中，第一位电容阵列用于接收第一输入信号，其中，第一位电容阵列包含多个第一位电容， 第一位电容阵列中的至少一个高位电容由多个次电容构成，且每一个次电容独立地通过开 关选择性地连接于第一参考信号、第二参考信号或共模电压；第二位电容阵列用于接收第 二输入信号，其中，第二位电容阵列包含多个第二位电容，第二位电容阵列中的至少一个高 位电容由多个次电容构成，且每一个次电容独立地通过开关选择性地连接于第一参考信 号、第二参考信号或共模电压；此外，所述方法包括：比较第一位电容阵列与第二位电容阵 列的输出以产生比较信号；根据比较信号来确定每一个第一位电容或每一个第二位电容所 对应的权重值，其中，第一位电容阵列中至少一个高位电容的电容值所对应的权重值是通 过分别对多个次电容进行校准而得到的，且第二位电容阵列中至少一个高位电容的电容值 所对应的权重值是通过分别对所述多个次电容进行校准而得到的；以及根据比较信号与所 确定的多个权重值以产生连续逼近暂存式模拟数字转换器的数字输出。
[0006] 根据本发明另一实施方式，一种连续逼近暂存式模拟数字转换器包括第一位电容 阵列、第二位电容阵列、比较器以及处理电路。第一位电容阵列用于接收第一输入信号，其 包含多个第一位电容，第一位电容阵列中的至少一个高位电容由多个次电容构成；第二位 电容阵列，用于接收第二输入信号，其包含多个第二位电容，第二位电容阵列中的至少一个 高位电容由多个次电容构成；比较器用于比较第一位电容阵列与第二位电容阵列的输出以 产生比较信号；以及处理电路，耦接于比较器，用于控制第一位电容阵列与第二位电容阵列 的电容切换，并根据比较信号产生N位数字输出；其中，在第一位电容阵列中，电容值大于 冗余电容的第一位电容由多个次电容组成，且每一个次电容的电容值小于冗余电容，其中 冗余电容定义为单位电容和第一位电容阵列中多个第一位电容的电容值总和与最低位电 容的电容值的2frl)倍的差值。
【附图说明】
[0007] 图1是根据本发明的实施方式的连续逼近暂存式模拟数字转换器的示意图。
[0008] 图2是图1所示的连续逼近暂存式模拟数字转换器在取样阶段时对一次电容进行 背景校准的示意图。
[0009] 图3是图1所示的连续逼近暂存式模拟数字转换器在保持信号阶段时对一次电容 进行背景校准的示意图。
[0010] 图4是根据本发明的另一实施方式的连续逼近暂存式模拟数字转换器的示意图。
[0011] 图5是图4所示的连续逼近暂存式模拟数字转换器在取样阶段时对一次电容进行 背景校准的示意图。
[0012] 图6是图4所示的连续逼近暂存式模拟数字转换器在保持信号阶段时对一次电容 进行背景校准的示意图。
[0013] 图7是根据本发明的实施方式的控制连续逼近暂存式模拟数字转换器的方法的 流程图。
【具体实施方式】
[0014] 在连续逼近暂存式模拟数字转换器中，其线性度受限于位电容的匹配程度(也即 现有技术中所述的位电容的电容值偏离原本所设计的电容值的程度)，因此，在传统设计上 必需选择足够大的电容值来保证一定的准确度，因而需要用比较大的面积以及功率来实 现。举例来说，可能需要用四倍的面积来换得高一倍的准确度，因此，若能降低对位电容匹 配度的要求，每降低两倍，即可得到四倍的面积下降的好处。因此，为了降低对位电容匹 配度的要求，连续逼近暂存式模拟数字转换器在设计与运作上便采取了一些校准位电容 的机制，以节省芯片中电容的面积、降低芯片的功率消耗、提升运作速度、以及提高连续逼 近暂存式模拟数字转换器的一些质量指标，例如积分非线性（IntegralNon-Linearity,INL)、差动非线性（DifferentialNon-Linearity，DNL)、无寄生动态范围（SpuriousFree DynamicRange，SFDR)和信号噪声失真比（Signal-to-Noize&DistortionRatio,SNDR)等。 [0015] 本发明所提供的连续逼近暂存式模拟数字转换器采用完全的背景校准 (backgroundcalibration)方式来对位电容进行校准，以准确得知每个位电容的权重值， 其中权重值在此指的是位电容与最低位电容的比值，且由于在校准过程中不需要中断数字 转换器的操作，能自动适应环境温度变化、组件老化等导致电容值改变的因素，因此可以在 大幅改善线性度以及动态特性的情形下，同时兼顾连续逼近暂存式模拟数字转换器的工作 效率。
[0016]另外，本发明所提供的连续逼近暂存式模拟数字转换器中的位电容不采用标准的 二进制电容值的设计，而采用有冗余电容的电容值设计，而就N位连续逼近暂存式模拟数 字转换器来说，"冗余电容"在本发明中可定义为单位电容和位电容的电容值总和与最低位 电容的电容值的2frl)倍的差值，其中较佳地N为正整数。此外，本发明也将连续逼近暂存 式模拟数字转换器中部分的高位电容拆分为多个次电容，且每个次电容的电容值均小于冗 余电容，如此一来，在进行背景校准时也不需要限制输入信号的摆幅，也即输入信号可以满 摆幅（fullswing)输入，以增加可处理的输入信号的电压范围。将在以下内容中详述本发 明的连续逼近暂存式模拟数字转换器的实施细节。
[0017] 参照图1，图1是根据本发明的实施方式的连续逼近暂存式模拟数字转换器100的 示意图。如图1所示，连续逼近暂存式模拟数字转换器100包括第一位电容阵列110、第二 位电容阵列120、比较器130、乘法器140、处理电路150以及两个单位电容CP00与CN00,其 中第一位电容阵列110包含多个位电容CP0-CP13,每一个位电容CP0-CP13均可通过开关 来选择性地连接到第一参考电压Vrefp、第二参考电压Vrefn和共模电压VCM，且在本实施 方式中位电容CP10-CP13拆分为多个次电容(如图1所示的位电容CP13拆分为多个次电容 CP13,〇、CP13;1、CP13,2、CP13,3、CP13,4)，且每个次电容均可独立地通过开关来选择性地连接到第 一参考电压Vrefp、第二参考电压Vrefn和共模电压VeM ;第二位电容阵列120包含多个位 电容CN0-CN13,每一个位电容CN0-CN13均可通过开关来选择性地连接到一第一参考电压 Vrefp、第二参考电压Vrefn和共模电压VeM。且在本实施方式中，位电容CN10-CN13拆分为 多个次电容(如图1所示的位电容CN13拆分为多个次电容CN13, ^、CN13,i、CN13,2、CN13,3、CN13,4)， 且每个次电容均可独立地通过开关来选择性地连接到第一参考电压Vrefp、第二参考电压 Vrefn和共模电压VeM。其中在实施方式中，第一参考电压Vrefp为正参考电压，第二参考电 压Vrefn为负参考电压，两者对称于共模电压VCM，也即Vc^O. 5(Vrefp+Vrefn)。此外，图1 所示的所有开关的切换由处理电路150所产生的多