在信号中断上快速电荷泵故障保持的装置和方法

文档序号:8499818阅读:416来源:国知局
在信号中断上快速电荷泵故障保持的装置和方法
【专利说明】在信号中断上快速电荷泵故障保持的装置和方法
[0001]相关申请的交叉参考
[0002]本公开根据35USC§ 119(e)请求于2014年2月4日提交的美国临时申请N0.61/935669的权益,在此通过引用并入本文。
[0003]本申请涉及提交的标题为 SYSTEM READY IN A CLOCK DISTRIBUT1N CHIP、
序列号_[代理人案卷号ADHIT.019Α]和提交的标题为APPARATUS
AND METHODS FOR PHASE-LOCKED LOOPS WITH SOFT TRANSIT1N FROM HOLDOVER TO
REACQUIRING PHASE LOCK、序列号__[代理人案卷号ADHIT.044A]的共同未决申请以及2014年2月4日提交的标题为SYSTEM READY IN A CLOCK DISTRIBUT1NCHIP,序列号61/935,510 [代理人案卷号ADHIT.019PR和2014年I月31日提交的标题为JITTER ATTENUATOR CIRCUIT WITH SOFT TRANSIT1N FROM HOLD-OVER TO RE-ACQUIRINGPHASE LOCK,序列号61/933,971 [代理人案卷号ADHIT.044PR]的共同未决申请,其每一个的公开内容在此全文引入。
技术领域
[0004]本发明实施例涉及电子电路,并且更具体地,涉及时钟发生器电子电路。
【背景技术】
[0005]时钟发生器系统经常包括锁相环(PLL),以锁定电压控制振荡器(VCO)为呼入基准时钟信号的相位。高精确度可调谐晶体振荡器(VCXO)可以锁相到相对嘈杂的参考时钟信号。

【发明内容】

[0006]一个实施例包括一种装置,其中该装置包括:检测电路,被配置为确定在锁相环或延迟锁定环中是否存在非典型量的相位误差;和故障保持电路,被配置为进入其中频率/延迟控制信号被保持稳定的故障保持状态,其中,当检测器电路已经确定存在非典型量的相位误差时,不同步启动故障保持状态。
[0007]一个实施例包括发起故障保持状态的方法,其中该方法包括确定在锁相环或延迟锁定环中是否存在非典型量的相位误差;并进入其中频率/延迟控制信号被保持稳定的故障保持状态,其中,当检测器电路已经确定存在非典型量的相位误差时,不同步启动故障保持状态。
[0008]一个实施例包括一种装置,其中该装置包括:装置,用于确定在锁相环或延迟锁定环中是否存在非典型量的相位误差;和装置,用于进入其中频率/延迟控制信号被保持稳定的故障保持状态,其中,当检测器电路已经确定存在非典型量的相位误差时,不同步启动故障保持状态。
[0009]一个实施例包括一种装置,其中,所述装置包括检测器电路,经配置为基于锁相环PLL的相位检测器的输出确定是否存在大于阈值量的相位误差;和故障保持电路,被配置成发起其中PLL的压控振荡器(VCO)的控制电压被保持稳定的保持状态,其中当检测器电路已确定大于所述预定阈值量的相位误差存在时,启动故障保持状态。
【附图说明】
[0010]这些附图和本文相关的描述提供说明本发明的【具体实施方式】,并不意在限制。
[0011]图1是根据本文教导的使用抖动衰减和时钟发生电路的示例系统的示意图。
[0012]图2是根据一个实施例的具有快速检测的PLL的示意图。
[0013]图3是示出根据一个实施例的PLL中的快速检测电路的连接的示意图。
[0014]图4是对应于一个实施例的一个条件的时序图。
[0015]图5是对应于一个实施例的另一条件的时序图。
[0016]图6是示出根据一个实施例的PLL中的快速检测电路和训练电路的连接的示意图。
[0017]图7是示出根据一个实施例的PLL中快速检测电路和DSM(A-X调制)前馈校正电路的连接的示意图。
[0018]图8是根据另一个实施例的具有快速检测的电路的PLL的示意图。
【具体实施方式】
[0019]实施例的以下详细描述中提出了本发明的具体实施例的各种描述。然而,本发明可以以许多不同方式实现,如由权利要求书定义和涵盖。在本说明书中,参考附图,其中类似的参考数字可以指示相同或功能相似的元件。
[0020]在网络中操作的通信系统可需要从噪声数据或信号源得到稳定的时钟基准。例如,该时钟基准可以是来自于数据流和时钟数据恢复电路。典型地,PLL(锁相环)用于通过相位锁定到数据流信号中的嵌入时钟信号而产生本地时钟信号。在其中数据流的信号是间歇和/或嘈杂的情况下,故障保持电路可用于以方式三态PLL环路,使得PLL工作在开环配置,并保持相对恒定的频率。三种状态也可以称为三态。该开环情况也可以被称为故障保持。虽然在PLL的上下文中描述,本文中公开的原理和优点也适用于延迟锁定环(DLL)。尽管PLL上下文所述,但是本文公开的原理和优点也适用于延迟锁定环(DLL)。
[0021]在一个实施例中,当电路处于三态时,该电路的输出处于高阻抗的状态。当数据流信号丢失周期期间,高阻抗输出可以在PLL滤波器输入环路有效地打开PLL。当该数据流的基准信号丢失时,控制电路可以检测到损失,并提供控制信号以不同步启动故障保持。这允许由PLL产生的时钟信号保持相对稳定,并且允许时间切换到替代参考信号。在数据流的参考或替代参考被检测之后,控制电路可以改变故障保持电路的状态,使得PLL再次操作为锁定到数据流信号的闭环。
[0022]在一个实施例中,检测电路可用于确定该数据流的基准信号的可用性,并确定是否需要故障保持;一旦检测到数据流的基准信号丢失,控制信号将PLL置于故障保持。在替代实施例中,锁定检测电路可以监视是否存在相对大量的相位误差,并然后将PLL置于故障保持。
[0023]在常规的系统中,检测数据流基准信号的损失并然后启动故障保持花费的时间较多,诸如大于PLL的几个时钟周期。同样地,检测锁定状态并然后启动故障保持的时间周期也可以大于PLL的多个时钟周期。如果当基准时钟丢失时PLL经过多个时钟周期,则PLL输出频率可以在指定频率范围外漂移。
[0024]因此,检测电路响应时间相对于PLL的多个时钟周期的限制可以在故障保持的开始导致PLL输出信号的错误。而且,在严格定时约束下,该错误对于某些应用和/或时钟系统是不可接受的。举例来说,由于误差,频率扰动可引起存储缓冲器的溢出或下溢。
[0025]本文描述的设备和方法可以快速检测信号中断,使得PLL的电荷泵可以是三态或置于高阻抗,使得PLL的VCO的频率控制电压保持相对稳定,或延迟控制信号至DLL的延迟线。快速电荷泵三态电路可包括连接到PLL环路的快速检测电路以监测多个信号,以使可以相对快速地检测数据流参考信号的丢失,例如(但不限于)其发生的几个门延迟之内,通常纳秒。
[0026]图1是具有时钟发生电路102的通信系统100的示意图。通信系统100示出代表性的时钟产生电路102接收多个输入时钟信号RCLK0、RCLK1和RCLKN。输入时钟信号的数目可以是两个或更多个,并且可以在很宽范围内变化。所述多个输入时钟信号RCLK0、RCLK1和RCLKN可以从一个或多个时钟和数据恢复(CDR)电路104导出。CDR电路104可用于高速网络,例如光网络。这种网络的例子包括(但不限于)SONET和SDH。多个输入时钟信号RCLK0、RLCK1和RCLKN分别被象征性地表示为第一发生器106、第二发生器108和第三发生器110的输出。时钟产生电路102可以锁相可调振荡器VCXO 112的输出为输入时钟信号RCLKO, RCLKl和RCLKN的选定一个,这在本文中称为主参考时钟信号。另一输入时钟信号可以作为备用的输入时钟信号,所选择的时钟信号变得无效,诸如通过成为不可用的。在一个实施例中,可调谐振荡器VCXO 112对应于高精确度的可调谐晶体振荡器。
[0027]该时钟发生电路102可以使用该清洁并锁定的VCXO为基础进行进一步时钟倍增,以提供和分发相对稳定的高频低抖动时钟信号,作为到通信系统100的其他元件的时钟输出,其可包括例如下列的一种或多种:串行/解串器(SERDES)模块114、数字信号处理器(DSP) 116、模拟数字转换器ADC 118、数模转
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