输入/输出电路的制作方法

文档序号:8545966阅读:553来源:国知局
输入/输出电路的制作方法
【技术领域】
[0001 ] 本发明总的来说涉及集成电路,更具体地,涉及输入/输出电路。
【背景技术】
[0002]随着半导体技术发展,集成电路有时具有工作在电压摆动低于适用于外部电路(诸如,另一个集成电路或一个或多个独立的电路部件)的信号的电压摆动的信号。输入/输出(I/o)电路通常用于集成电路中以将来自集成电路的低压摆动信号转换为可由外部电路识别的高压摆动信号。在一些应用中,该集成电路包括低压晶体管和高压晶体管。低压晶体管有时也被称为核心(或薄栅)晶体管,并且被配置为处理低压摆动信号。高压晶体管有时也被称为1/0(或厚栅)器件,并且被配置为处理大电压摆动信号。核心晶体管被设计成充分大,以处理低压摆动信号,但是通常不足以大到处理大电压摆动信号。另一方面,与低压晶体管相比,I/o晶体管通常较大并且占用较大的管芯空间。

【发明内容】

[0003]根据本发明的一个方面,提供了一种电路,包括:第一电源节点,被配置为承载第一电压,第一电压的电压电平是零参考电平以上的K.VDD,Vdd是预定的正值,并且K是等于或大于3的正整数;第二电源节点,被配置为承载第二电压,第二电压的电压电平是零参考电平;输出节点;kfp型晶体管,串联连接在第一电源节点和输出节点之间,K个P型晶体管中的每个P型晶体管都被表示为K个P型晶体管中的第i个晶体管,i是介于I至K之间的顺序索引,较小的顺序索引i用于表示更接近第一电源节点的晶体管,并且第i个晶体管的栅极被配置为:当i = I时,接收第一信号,在输入信号被设置在零参考电平之后,第一信号被设置为(K-1).Vdd,而在输入信号被设置在Vdd之后,第一信号被设置为K.Vdd,当i =2时,接收被设置为(K-1).Vdd的第二信号,当I或者2时,接收第一组偏置信号,按照第i个晶体管的源-栅电压的绝对值或者漏-栅电压的绝对值等于或小于Vdd的方式而被设置在一个或多个电压电平;以及K个N型晶体管,串联连接在第二电源节点和输出节点之间,K个N型晶体管中的每个N型晶体管都被表示为K个N型晶体管中的第j个晶体管,j是介于I至K之间的顺序索引,较小的顺序索引j用于表示更接近第二电源节点的晶体管,并且第j个晶体管的栅极被配置为:当j = I时,接收第三信号,在输入信号被设置在零参考电平之后,第三信号被设置为零参考电平,而在输入信号被设置在Vdd之后,第三信号被设置为VDD,当j = 2时,接收被设置为Vdd的第四信号,当j古I或2时,接收第二组偏置信号,按照第j个晶体管的栅-源电压的绝对值或者栅-漏电压的绝对值等于或小于Vdd的方式而被设置在一个或多个电压电平。
[0004]优选地,K个P型晶体管和K个N型晶体管是被配置为当栅-源电压的绝对值或者栅-漏电压的绝对值大于1.4.Vdd时电过载的晶体管。
[0005]优选地,该电路还包括:第一电阻器件,介于K个P型晶体管中的第K个P型晶体管和输出节点之间;以及第二电阻器件,介于K个N型晶体管中的第K个N型晶体管和输出节点之间。
[0006]优选地,该电路还包括:电平移位器,被配置为通过将输入信号上移(K-1).Vdd来生成中间信号;以及延迟单元,被配置为通过延迟中间信号来生成第一信号。
[0007]优选地,该电路还包括:延迟单元,被配置为通过延迟输入信号来生成第四信号。
[0008]优选地,该电路还包括:第一停止电路,连接至K个P型晶体管中的第二个P型晶体管的源极,第一停止电路被配置为在输入信号被设置在Vdd之后,将K个P型晶体管中的第二个P型晶体管的源极设置在(K-1).VDD;以及第二停止电路,连接至K个N型晶体管中的第二个N型晶体管的源极,第二停止电路被配置为在输入信号被设置在零参考电平之后,将K个N型晶体管中的第二个N型晶体管的源极设置在VDD。
[0009]优选地,该电路还包括:第一控制信号生成单元,第一控制信号生成单元被配置为:当i古I或2时,生成第一组偏置信号,在输入信号被设置在零参考电平之后,第一组偏置信号被设置在(K-1) ^Vdd,而在输入信号被设置在Vdd之后,第一组偏置信号被设置在(K-1+1) Wdd ;以及当j Φ I或2时,生成第二组偏置信号,在输入信号被设置在零参考电平之后,第二组偏置信号被设置在(j_l) ^Vdd,而在输入信号被设置在Vdd之后,第二组偏置信号被设置在Vdd。
[0010]优选地,第一控制信号生成单元包括:驱动器电路,被配置为生成可用作第一组偏置信号中的一个偏置信号或者第二组偏置信号中的一个偏置信号的偏置信号,在输入信号被设置在零参考电平之后,偏置信号被设置在X ^vdd,而在输入信号被设置在Vdd之后,偏置信号被设置在Y.VDD, X和Y是正整数,(X-Y) = L,并且L彡2,驱动器电路包括:第三电源节点,被配置为承载第三电压,第三电压的电压电平是X.νΒΙ);第四电源节点,被配置为承载第四电压,第四电压的电压电平是Y.VDD;驱动器输出节点;L fP型晶体管,串联连接在第三电源节点和驱动器输出节点之间,L个P型晶体管中的每个P型晶体管都被表示为L个P型晶体管中的第s个晶体管,s是介于I至L之间的顺序索引,并且较小的顺序索引s用于表示更接近第三电源节点的晶体管,第s个晶体管的栅极被配置为:当s = I时,接收第五信号,在输入信号被设置在零参考电平之后,第五信号被设置在(X-1) ^Vdd,而在输入信号被设置在Vdd之后,第五信号被设置在X.Vdd,当S = 2时,接收被设置在(X-1).Vdd的第六信号,当s古I或2时,接收第三组偏置信号,按照第s个晶体管的源-栅电压的绝对值或漏-栅电压的绝对值等于或小于Vdd的方式而被设置在一个或多个电压电平;以及L个N型晶体管,串联连接在第四电源节点和驱动器输出节点之间,L个N型晶体管中的每个N型晶体管都被表示为L个N型晶体管中的第t个晶体管,t是介于I至L范围之间的顺序索引,并且较小的顺序索引t用于表示更接近第四电源节点的晶体管,第t个晶体管的栅极被配置为:当t= I时,接收第七信号,在输入信号被设置在零参考电平之后,第七信号被设置在Y.Vdd,而在输入信号被设置在Vdd之后,第七信号被设置在(Y+1).VDD,当t = 2时,接收被设置在(Y+1).Vdd的第八信号,当t古I或2时,接收第四组偏置信号,按照第t个晶体管的栅-源电压的绝对值或栅-漏电压的绝对值等于或小于Vdd的方式而被设置在一个或多个电压电平。
[0011 ] 优选地,第一控制信号生成单元还包括:第二控制信号生成单元,第二控制信号生成单元被配置为:当s古I或2时,生成第三组偏置信号,在输入信号被设置在零参考电平之后,第三组偏置信号被设置在(X-1).νΒΙ),而在输入信号被设置在Vdd之后,第三组偏置信号被设置在(X-S+1).Vdd ;以及当t古I或2时,生成第四组偏置信号,在输入信号被设置在零参考电平之后,第四组偏置信号被设置在(Y+t-1).VDD,而在输入信号被设置在Vdd之后,第四组偏置信号被设置在(Y+1) -Vdi^
[0012]优选地,第二控制信号生成单元还包括:第一停止电路,连接至L个P型晶体管中的第二个P型晶体管的源极,第一停止电路被配置为在输入信号被设置在Vdd之后,将L个P型晶体管中的第二个P型晶体管的源极设置在(X-1).VDD;以及第二停止电路,连接至L个N型晶体管中的第二个N型晶体管的源极,第二停止电路被配置为在输入信号被设置在零参考电平之后,将L个N型晶体管中的第二个N型晶体管的源极设置在(Υ+1).νΒΙ)。
[0013]优选地,L个P型晶体管和L个N型晶体管是被配置为当栅-源电压大于1.4 -Vdd时电过载的晶体管。
[0014]根据本发明的另一方面,提供了一种电路,包括:第一电源节点,被配置为承载第一电压,第一电压的电压电平是零参考电平以上的K.VDD,Vdd是预定的正值,并且K是等于或大于3的正整数;第二电源节点,被配置为承载第二电压,第二电压的电压电平是零参考电平;输出节点;第一 P型晶体管,具有漏极、连接至第一电源节点的源极、以及被配置为接收电压电平介于(K-1).Vdd至K.Vdd范围之间的信号的栅极;第二 P型晶体管,具有漏极、连接至第一 P型晶体管的漏极的源极、以及偏置在(K-1).Vdd的栅极;第三P型晶体管,具有漏极、栅极、以及连接至第二 P型晶体管的漏极的源极,第一、第二和第三P型晶体管被配置为在输入信号被设置在零参考电平之后,通过第三P型晶体管的漏极将输出节点处的电压电平拉向K.VDD;第一 N型晶体管,具有漏极、连接至第二电源节点的源极、以及被配置为接收电压电平介于零参考电平至Vdd范围之间的信号的栅极;第二 N型晶体管,具有漏极、连接至第一 N型晶体管的漏极的源极、以及偏置在Vdd的栅极;第三N型晶体管,具有漏极、栅极、以及连接至第二 N型晶体管的漏极的源极,第一、第二和第三N型晶体管被配置为在输入信号被设置在Vdd之后,通过第三N型晶体管的漏极将输出节点处的电压电平拉向零参考电平;以及控制信号生成单元,被配置为:按照第三P型晶体管的源-栅电压的绝对值或漏-栅电压的绝对值等于或小于Vdd的方式来设置第三P型晶体管的栅极处的电压电平,按照第三N型晶体管的栅-源电压的绝对值或栅-漏电压的绝对值等于或小于Vdd的方式来设置第三N型晶体管的栅极处的电压电平。
[0015]优选地,该电路还包括:第一停止电路,被配置为在输入信号被设置在Vdd之后,将第二P型晶体管的源极设置在(K-1).νΒΙ);以及第二停止电路,被配置为在输入信号被设置在零参考电平之后,将第二N型晶体管的源极设置在Vdd。
[0016]优选地,K是3 ;在输入信号被设置在零参考电平之后,第一 P型晶体管的栅极被设置在2.Vdd,而在输入信号被设置在Vdd之后,第一 P型晶体管的栅极被设置在3.Vdd ;在输入信号被设置在零参考电平之后,第一 N型晶体管的栅极被设置在零参考电平,而在输入信号被设置在Vdd之后,第一 N型晶体管的栅极被设置在Vdd ;第三P型晶体管的漏极与输出节点电连接;第三N型晶体管的漏极与输出节点电连接;以及控制信号生成单元被配置为在输入信号被设置在零参考电平之后,将第三P型晶体管的栅极处的电压电平和第三N型晶体管的栅极处的电压电平设置在2.Vdd,而在输入信号被设置在Vdd之后,将第三P型晶体管的栅极处的电压电平和第三N型晶体管的栅极处的电压电平设置在VDD。
[0017]优选地,该电路还包括:第四P型晶体管,具有漏极、栅极、以及连接至第三P型晶体管的漏极的源极;以及第四N型晶体管,具有漏极、栅极、以及连接至第三N型晶体管的漏极的源极,其中,K是4 ;在输入信号被设置在零参考电平之后,第一 P型晶体管的栅极被设置在3.Vdd,而在输入信号被设置在Vdd之后,第一 P型晶体管的栅极被设置在4.Vdd ;在输入信号被设置在零参考电平之后,第一 N型晶体管的栅极被设置在零参考电平,而在输入信号被设置在Vdd之后,第一 N型晶体管的栅极被设置在Vdd ;第四P型晶体管的漏极与输出节点电连接;第四N型晶体管的漏极与输出节点电连接;控制信号生成单元被配置为:在输入信号被设置在零参考电平之后,将第三P型晶体管的栅极处的电压电平设置在3.VDD,而在输入信号被设置在Vdd之后,将第三P型晶体管的栅极处的电压电平设置在2.Vdd ;在输入信号被设置在零参考电平之后,将第三N型晶体管的栅极处的电压电平设置在2.VDD,而在输入信号被设置在Vdd之后,将第三N型晶体管的栅极处的电压电平设置在Vdd ;在输入信号被设置在零参考电平之后,将第四P型晶体管的栅极处的电压电平和第四N型晶体管的栅极处的电压电平设置在3.VDD,而在输入信号被设置在Vdd之后,将第四P型晶体管的栅极处的电压电平和第四N型晶体管的栅极处的电压电平设置在Vdd。
[0018]优选地,第一 P型晶体管、第二 P型晶体管和第三P型晶体管以及第一 N型晶体管、第二 N型晶体管和第三N型晶体管是用于电压摆动为Vdd的逻辑信号的核心或薄栅极器件。
[0019]根据本发明的又一方面,提供了一种方法,包括:在输入信号被设置在零参考电平之后,将输出节点电连接至第一电源节点,第一电源节点被配置为承载第一电压,第一电压的电压电平是零参考电平以上的K.VDD, Vdd是预定的正值,并且K是等于
当前第1页1 2 3 4 5 6 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1