一种用于频率计数器的锁相环电路的制作方法
【技术领域】
[0001] 本发明涉及测试技术领域，具体涉及一种用于频率计数器的锁相环电路。
【背景技术】
[0002] 在频率计数器中，需要用到一个稳定的，高频率的时钟来计量待测频率的周期个 数。理论上，计数的时钟频率越高，所能够获得的测量结果也就越精确。高频率的计数时钟 需要通过锁相环电路来实现。传统的锁相环电路中的低通环路滤波器LPF的特性，使得压 控振荡器VCO的输出抖动比较大，而抖动大的计数时钟将会对影响对待测信号测量的准确 性。
[0003] 现有的锁相环电路计数主要存在两个问题：输出频率抖动和锁定时间长。输出 频率抖动主要是由于模拟低通环路滤波器的转折频率不能做到很低引起的，而锁定时间则 与低通环路滤波器的带宽有关系，带宽太宽确实能大大缩短锁定时间，但是带来的问题是 系统抗干扰的下降，如果系统带宽很窄，能提高系统的抗干扰能力，但是会延长系统锁定时 间。
【发明内容】
[0004] 针对现有技术存在的缺陷，本发明的目的在于提出用于频率计数器的锁相环电 路，将参考频率值与压控振荡器VCO的N分频后的频率值进行作差处理，并通过数字式的 PID控制器对该频率差值进行处理，以期获得抖动更小，锁定时间更短的500MHz计数时钟 信号。
[0005] 为达上述目的，本发明提供了一种用于频率计数器的锁相环电路，包括顺次连接 的鉴相器、环路滤波器、射频单元、压控振荡器、N分频器；还包括比例积分微分PID控制单 元，串联在所述鉴相器和环路滤波器之间；
[0006] 所述鉴相器的第一输入端接入参考输入信号，第二输入端与所述N分频器的输出 端连接，用于将所述参考输入信号和经N分频器分频后的输出信号做差，得到两者的偏差 信号并输出；
[0007] 所述环路滤波器为低通滤波器LPF，用于将接入的所述偏差信号滤波，滤除其中的 交流分量，得到滤波后的信号；
[0008] 所述射频单元用于将所述滤波后的信号分为两路，第一路作为输出计数频率信号 用来计数；第二路发送到所述压控振荡器中；
[0009] 所述压控振荡器，用于将所述第二路信号调频后输出至所述N分频器；
[0010] 所述N分频器用于将调频后的信号分频，并将分频后的输出信号输出至所述鉴相 器；
[0011] 所述PID控制单元用于将所述偏差信号分别经比例和积分后，输出至所述环路滤 波器。
[0012] 进一步的，所述将所述偏差信号分别经比例和积分的过程根据以下公式进行： (JN 104883186 A ^ TJ 2/4贝
[0013]
其中，ud(k)是变积分项，f[e(k)]是分段函数；
[0014]
[0015] 其中，e(k)是所述偏差信号，f[e(k)]是e(k)的函数，当|e(k) |增大时f[e(k)] 减小，反之f[e(k)]增大；A、B为预设的e(k)的范围值。
[0016] 进一步的，所述输出计数频率信号为500MHz，N分频器中，N= 50。
[0017] 进一步的，所述PID控制单元通过现场可编程门阵列FPGA控制实现与进行数据处 理。
[0018] 本发明能够达到以下有益效果：
[0019] 本发明的锁相环电路引入了数字化的变速积分PID控制技术，能够在生成500MHz 的输出计数频率信号时，在传统锁相环电路基础上，进一步减小输出频率信号抖动；在传统 锁相环电路基础上缩短锁相环电路的锁定时间；通过FPGA控制实现与进行数据处理，易于 提高处理速度。
【附图说明】
[0020] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。
[0021] 图1是现有传统的锁相环电路结构示意图；
[0022] 图2是本发明用于频率计数器的锁相环电路的结构图。
【具体实施方式】
[0023] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0024] 在频率计数器的研制中，一个很重要的组成部分是高精度的计数时钟。当前 500MHz的计数点频，多数是通过锁相环PLL进行倍频生成的。在这种应用中，参考输入频率 和压控振荡器VCO经过分频后的频率作差，得到两者的偏差信号，然后通过一个低通滤波 器LPF，滤除偏差信号中的交流分量。最后，当输出频率值稳定后，输出的频率抖动较大。
[0025] 本发明在现有技术的基础上，对上述偏差信号进行数字比例积分微分PID控制， 能够得到抖动更小的500MHz点频。
[0026] 实施例一
[0027] 在频率计数器的研制中，一个很重要的组成部分是高精度的计数时钟。当前 500MHz的计数点频，多数是通过锁相环PLL进行倍频生成的。在这种应用中，参考输入频率 和压控振荡器VCO经过分频后的频率作差，得到两者的偏差信号，然后通过一个低通滤波 器LPF，滤除偏差信号中的交流分量。最后，当输出频率值稳定后，输出的频率抖动较大。
[0028] 图1是传统的锁相环电路结构示意图，如图所示，包括包括顺次连接的鉴相器 101、环路滤波器103、射频单元104、压控振荡器105、N分频器106，
[0029] 图1中输入信号Ujt) (%)表示参考输入信号，Ujt) (%) = 10MHz，其中〇^表 示该输入信号的角速率；压控振荡器的输出频率经过N分频后，生成输出信号％(〇 (?2)， 其中《2表示该信号的角速率；Ud(t)是仏⑴丨％)与％(〇(?2)的信号之差，该信号送入 低通环路滤波