应用于单端sar adc的电容失配校准电路及其校准方法
【技术领域】
[0001]本发明设及一种应用于单端SAR ADC电容的失配校准方法，属于SAR ADC校准技 术。
【背景技术】
[000引高精度SARADC(逐次逼近寄存器型的模拟数字转换器）由于其电容失配的限制， 需要采用较大的电容来满足电容匹配度的要求，特别是精度高于12-bitW上的情况，一般 需要通过电容失配校准才能够解决电容失配所带来的影响。然而采用大DAC(数字模拟转 换器）电容，建立时间因而受到限制，并且功耗也会提高。另外传统的校准方法对每一个需 要校准的电容都要求一个单独的校准DAC阵列，尽管校准DAC阵列只需要化it左右，但是 一旦需要校准的电容较多，其校准DAC阵列的电容便可能与本身DAC阵列的所占的面积相 当，该直接导致了巧片成本的提高。
[000引近几年的非二进制电容DAC阵列尽管能够实现电容失配校准，但是由于采用了非 二进制电容DAC阵列，其版图的匹配度会明显比二进制电容DAC阵列差，并且在数字逻辑上 由于要存储每个电容的权重，其复杂度也提升很多。
【发明内容】
[0004] 发明目的；为了克服现有技术中存在的不足，本发明提供一种单端SAR ADC电容 失配校准方法，利用SAR ADC二进制冗余电容本身进行电容失配校准，W提高SAR ADC的精 度。
[000引技术方案：为实现上述目的，本发明采用的技术方案为：应用于单端SAR ADC的电 容失配校准电路，包括二进制冗余校准电容阵列，比较器，单端SAR逻辑电路，冗余位计算 模块，电容失配校准模块；
[0006] 所述二进制冗余校准电容阵列包括分段二进制电容阵列W及至少两对冗余电容， 所述两对冗余电容包括插入在分段二进制电容阵列MSB段最低位Cj.旁的冗余电容C和 W及插入在分段二进制电容阵列LSB段中任一位C。旁的冗余电容CW+和Cw_;其中，冗 余电容（V与C斯电容值相同，冗余电容C。,+、Cgr-与C。电容值相同；所述分段二进制 电容阵列的最低位插入有Cdi和Cd2，Cdi和Cd2的电容值分别为单位电容Cu的1/2化及1/4 ; 即所述二进制冗余校准电容阵列的分段电容的MSB段为旬_1至Cj.段，包括冗余电容Cj.t+W 及二进制冗余校准电容阵列的分段电容的LSB段为CW至C。段，包括冗余电容C。,+、 及Cdi和Cd2的；其中，N为二进制冗余校准电容阵列的总位数；
[0007] 所述二进制冗余校准电容阵列的采样电容Cs为Cw_產Cj.，包括一个与Cj.大小相同 的电容Cw;即：
[000引
[0009] 所述冗余位计算模块将两对冗余电容的冗余码加入到原始码Da中，得到经过补偿 的输出码咕，所述原始码Da为二进制冗余校准电容阵列每一位输出的数字码：
[0010]
[0011] 其中Sk+，SkJ%冗余码的符号：
[0012]
[0013] 所述电容失配校准模块对输出结果进行电容失配的补偿。
[0014] 本发明应用于单端SAR ADC的电容失配校准电路实现的电容失配校准方法，具体 步骤如下：
[0015] 步骤一、获取系统失调误差码：在采样阶段断开所有采样开关，将二进制冗余校准 电容阵列的采样电容Cs的下级板连接到参考电平化ef，其他电容的下极板连接到gnd，比 较器的两个输入端都连接到比较器的共模电平Vcm;采样结束之后，保持采样电容Cs的下 级板连接在参考电平化ef上，单端SAR的转换从Cw开始，并将LSB段电容阵列最后两个 小电容Cdi和Cd2也用于SAR的转换，转换所得到的经过补偿的数字输出码记为DA;将上述 操作重复若干次，并作平均值，得到系统失调误差码7^ ;
[0016] 步骤二、获取每个电容的误差码；从需要电容校准的MSB段的最低位电容，W及 与MSB段最低位权重相同的冗余校准电容开始，向MSB段高位进行电容校准；即需要校准 的MSB段电容分别从Cj.到C w_i，其中Cj.为需要电容失配校准二进制冗余校准电容阵列中 的最小电容，根据冗余电容的分布，Cj.旁边有一对冗余电容，分别为C和C,.,_;校准的过 程：在采样阶段断开所有采样开关，将。的下级板连接到参考电平化et其中(：1￡((^1，一 ，Cj，Cjw，其他电容的下极板连接到gnd，比较器的两个输入端都连接到比较器的共模 电平Vcm;采样结束之后，将。的下级板连接到gnd，单端SAR的转换从Cy开始，直到小电 容Cdi和C d2转换结束；将C w_i，…，Cj.，Cjw 每个电容校准转换进行若干次转换，并对其求 平均值，得到每个电容的误差码^ ;
[0017] 具体的，在校准Cj、和C电容时，将得到的经过补偿的输出值De减去该次转 换的理想输出值，并减去系统失调误差码品，得到该位的电容失配补偿码D 51，即；
[00化]
其中D Si为D 5J'、D 5化+或者D 5护；
[0019] 当进行Cw至Cw_i电容误差测量的时候，不仅需要将得到的经过补偿的输出值Db 减去该次转换的理想输出值，并减去系统失调误差码;^，还需要累加上该次输出为1所在 位的电容失配值，得到该位的电容失配补偿码D 51，即；
[0020]
，其中D51=
[0021] 将每个需要补偿的电容进行若干次电容误差的测量，并取其平均值，得到每个电 容的误差码，记为
[0022] 步骤S、后台校准；将得到的经过补偿的输出值De，加上该次转换的误差码I万石， 其结果记为Dc:
[0023]
[0024] 其中，该次转换的误差码表示为：
[0025]
[0026] 采样电容的总误差为'而：
[0027]
[002引因为采样电容所导致的系统增益误差的补偿码为：
[0029]
[0030] 即町加上增益补偿码再减去失配误差即可获得最终的输出结果DH。：
[0031] 公=公C+公M,"p_品。
[0032] 进一步的，步骤一和步骤二所述的若干次均为16次。
[0033] 有益效果：本发明提供应用于单端SAR ADC的二进制电容阵列冗余校准方法，相 对于现有技术，具有如下优点：
[0034] 1、使用二进制冗余校准电容阵列本身进行电容校准，相对于传统的SARADC电容 失配校准方法，并不需要额外的校准电容阵列，因而节省了额外校准电容阵列对应的电容， 开关，W及控制逻辑，因而能够比传统电容失配校准节省功耗W及面积。
[0035] 2、本发明提出的单端SAR ADC二进制电容阵列校准方法校准范围约为+炒+2勺 LSB，校准范围比传统SAR ADC电容失配校准方法更大。
[0036] 3、本发明提出的单端SARADC二进制电容阵列校准方法，只需要在二进制电容阵 列冗余校准SARADC上加入电容失配校准的数字逻辑，不改动SARADC的模拟部分，易于实 现。
[0037] 4.由于该方法是基于冗余校准的，因而不止能够对电容失配进行校准，还能够校 准转换过程中的动态误差。
【附图说明】
[003引图1为单端SAR ADC冗余校准操作过程。
[0039] 图2为单端SAR ADC的输出数字码计算示意图。
[0040] 图3为本发明单端SARADC电容失配校准的结构图。
[0041] 图4为本发明单端SARADC电容失配校准的冗余电容分布及其数字输出码。
[0042] 图5为本发明单端SAR ADC电容失配校准操作流程图。
[00创 图6为本发明单端SARADC电容失配校准的14-bit单端SARADC输出频谱图。
【具体实施方式】
[0044] 下面结合附图对本发明作更进一步的说明。
[0045] 本发明提出了基于单端14bit二进制冗余校准电容阵列，并对其进行电容阵列的 校准从而提高ADC的精度。由于本发明基于冗余电容校准。因而先对单端SARADC的冗余 电容校准进行说明。
[0046] 图1为单端SARADC冗余校准操作过程。从图中可W看出，其非冗余位的操作过 程与正常单端SARADC是完全相同的。而当转换到冗余位和的时候，先对冗余位前 面的Cj.进行判决，如果bj为1，则进入正补偿即Cjr+的支路；如果bj为0,则进入负补偿 即Cjr-的支路。当进入正补偿支路，其操作过程与正常位转换过程是相同的，改支路是对 电容Cjr+进行操作。而当进入负补偿支路，并不像正常转换先将电容下级板接高电平，而 是直接进入判决。（具体见专利号为201510069640. 2的应用于单端SARADC的二进制电容 阵列及其冗余校准方法）。
[0047] 图2为单端SAR ADC的输出数字码计算示意图。图中假设在Cj.位旁边插入一个 冗余位，即插入冗余电容，其产生的输出输出码为bj.t。在将冗余位计算到输出数字 码的公式如图2中所示。
[0048] 图3本发明单端SARADC电容失配校准的结构图。从图中可W看出，该校准方法 的系统结构是基于二进制DAC电容阵列SARADC的。在传统结构的二进制DAC电容阵列 基础上加入了冗余电容。其中一对冗余电容Cjw 位于分段电容MSB阵列的尾端，另一 对冗余电容Cqt+，Cw_位于分段电容LSB阵列中。该校准方法在模拟域只加入了该两对冗余 电容W及相应的开关，因而对现有的结构能够很容易进行改进。在数字域加入了冗余位处 理W及电容失配校准。其中，冗余位处理是将输出的原始码Da进行整理，得到代表未经过 电容校准的输出数字码。其计算过程为
[0049]
[0化0] 图4为本发明单端SARADC电容失配校准的冗余电容分布及其数字输出码。从图 中可W看出，电容化及其对应的输出原始数字码Da之间的关系。其中在电容阵列的最小电 容后面插入两个电容，Cdi和Cd2其电容值分别为单位电容Cu的1/2W及1/4。该两个电容 的加入是为了减小电容校准的过程中量化噪声所引起的