一种支持低码率编码的方法及装置的制造方法
【技术领域】
[0001] 本发明涉及数字通信的编码技术，尤其涉及一种支持低码率编码的方法及装置。
【背景技术】
[0002] 随着无线数字通信的发展及各种高速率、突发性强的业务的出现，人们对纠错编 码技术提出了愈来愈高的要求。低密度奇偶校验化DPC，LowDensityParityCheckCodes) 码是一类可W用非常稀疏的奇偶校验矩阵或者二分图定义的线性分组码，最初由哥拉格 (Gallager)发现，所W称为哥拉格码。经过数十年的沉寂，随着计算机硬件和相关理论的发 展，MacKay和.Neal重新发现了哥拉格码，并证明了哥拉格码具有逼近香农限的性能。最新 研究表明，LDPC码具有W下特点；低译码复杂度、可线性时间编码、具有逼近香农限性能、 可并行译码、W及在长码长条件下优于化rbo码。
[0003]LDPC码是一种基于稀疏奇偶校验矩阵的线性分组码，正是利用它的奇偶校验 矩阵的稀疏性，才能实现低复杂度的编译码，从而使得LDPC码走向实用化。非正则码 (irregularcodes)是指奇偶校验矩阵的行重量和列重量是完全不同的低密度奇偶校验 码，并且奇偶校验矩阵的信息位部分的列重量也是不同的。正则码（regularcodes)是指 奇偶校验矩阵的行重量和列重量是完全相同的低密度奇偶校验码。在相关文献中，也有人 将正则码中第二种情况的低密奇偶校验码称为半正则码（semi-regularcodes)。基础奇偶 校验矩阵的次数分布和奇偶校验矩阵的次数分布是一致的。
[0004]LDPC码是一种特殊的线性分组码。通信中，每发送一个分组长度为N比特的码字， 为了保证其具有一定的纠错能力，需要有M个校验比特，每个码字都要求满足化t=〇t，其中， H为二元域上MXN维的奇偶校验矩阵，xT为1XN的序列。所有的运算都是在二元域GF(2) 上进行的，该里，加和减运算是"异或"运算，而乘运算是"与"运算。
[000引结构化的LDPC码的奇偶校验矩阵H设为（MXz)X(NXz)矩阵，是由MXN个分 块矩阵构成，每个分块矩阵都是ZXZ的基本置换矩阵的不同幕次，基本置换矩阵为单位阵 时，每个分块矩阵都是单位阵的循环移位矩阵(文中默认为右移)。通过幕次j可W唯一标 识每一个分块矩阵，单位矩阵的幕次可用0表示，矩阵一般用-1来表示。该样，如果将H的 每个分块矩阵都用它的幕次代替，就得到一个MXN的幕次矩阵化。该里，定义化是H的基 础奇偶校验矩阵，H称为化的奇偶校验矩阵。在实际编码时，z=码长/基础奇偶校验矩阵 的列数N，称为扩展因子。
[0006] 例如，矩阵
[0007]
[000引可w用下面的参数Z和一个2X4的基础奇偶校验矩阵化扩展得到：
[0009]
[0010] 因此，也可W说，LDPC码的编码器是由基础奇偶校验矩阵化、扩展因子Z及所选择 的基本置换矩阵生成的。根据上述基础奇偶校验矩阵的定义，可W看出在给定扩展因子(一 个大于1的整数Z)的条件下，基础奇偶校验矩阵和奇偶校验矩阵本质上是一致的。
[0011] LDPC码编码的直接编码方法是；把一个码字X划分为N-M个信息比特S和M个 校验比特C，相应地，把MXN的奇偶校验矩阵H划分为分别对应于信息比特和校验比特的 MX(N-M)和MXM大小的两块，即H= [A|B]，A、B均为块。根据HXx=0,可得：
[0012]
[001引于是可W得到AXs+BXc=0,进一步推出c=B-iAs。当块B采用特殊的矩阵结构 时，如严格下H角结构(半随机矩阵)、双下H角结构等，则B4具有非常简单的形式，可W直 接按照上面式子计算得到码字中校验比特部分C，并且可W保证编码器具有线性复杂度。
[0014] LDPC码编码也可W采用化Charson线性时间编码算法；奇偶校验矩阵H具有准下 H角结构，设H具有如下形式：
[0015]
[0016] 设编码后码字是x=(s，Pi，P2)，该里S为编码码字的系统比特部分，Pi和P2为码字 的校验比特部分，Pi的长度为g，P2长度为（m-g)。上式中，A的维数是（m-g)X(n-m)，B是 (m-g)Xg，T是（m-g)X(m-g)，C是gX(n-m)，D是gXg，E是gX(m-g)。所有该些矩阵都是 稀疏矩阵，而T是下H角矩阵，主对角线元素全为1。校验比特部分可W由下面式子求得：
[0017]
[0018] 寻找合适的LDPC码的奇偶校验矩阵结构是至关重要的。在具体实现时，可采用直 接方法或者化charson方法或者其它方法运算，来完成从N-M比特的源数据得到N比特码 字的编码。事实上，编码器就是用软件或硬件实现式中稀疏矩阵的乘法和加法运算，对于基 于单位阵及其循环移位矩阵的LDPC码，稀疏矩阵的乘法运算可W由多个Z位（Z为扩展因 子)的循环移位寄存器和多个Z位的加法器构成，而稀疏矩阵的加法运算就是由上述的多个 Z位的加法器完成，该多个Z位循环移位寄存器和多个Z位加法器就构造出一个硬件电路实 现的LDPC编码器。
[0019] LDPC译码方法有多种，如概率域BP译码算法、对数域BP译码算法和分层最小和译 码算法等。概率域BP译码算法性能最好，但是缺点在于由于涉及到大量乘法运算，运算量 非常大，从而所需的硬件成本非常高，并且数值的动态范围大，稳定性不好，所W-般在实 际应用中不会使用。相对于概率域BP译码算法，对数域BP译码算法减少了很多计算单元， 但还是需要很多乘法运算，所需的硬件成本也不少。分层最小和译码算法将对数域BP译码 算法的关键计算（log运算和乘法运算）单元转化成求最小值和次最小值，需要的硬件资源 大量减少，性能会有一点损失，但可w减少很多硬件资源。所w，在实际应用比较多的是分 层最小和译码算法。
[0020] 结构化的LDPC码译码器存在内在的译码并行性，所W译码速度快，吞吐量高，而 且译码性能非常靠近香农极限。
[0021] 当前多种通信方式中，控制信令的数据都会采用较低码率进行编码W提高传输可 靠性，或者重要数据部分也会采用较低码率编码方式保证数据的正确。但是，目前的各种通 信系统是通过较高码率LDPC码通过简单的速率匹配方式获得较低码率的实现方式，该样 很难充分利用编码增益，导致编译码系统性能不好。所W，现在亟需一种支持低码率的LDPC 码编码方法。
【发明内容】
[0022] 为解决现有存在的技术问题，本发明期望提供一种支持低码率编码的方法及装 置。
[0023]本发明实施例的技术方案是该样实现的：
[0024]本发明提供的一种支持低码率编码的装置，该装置至少包括；重复器、编码器，其 中，
[0025]所述重复器，用于对待编码的源数据分组重复i次，其中，i是正整数；
[0026]所述编码器，用于对经过重复器后的数据分组进行编码，所述编码为低密度奇偶 校验（LDPC)编码、Turbo编码或卷积编码。
[0027] 上述方案中，所述重复器，具体用于对待编码的源数据分组直接重复i次；或者， 源数据分组包括j个子数据分组，对该j个子数据分组分别重复i次，所述j是正整数，i的 取值具体为1或2或3或4或5或6。
[002引上述方案中，所述编码器为（nbXZ，化XZ)LDPC编码器，编码得到母码数据分组， 其中，nb是基础奇偶校验矩阵的列数，Z是扩展因子，其中Z是正整数，nb是正整数，化是 正整数，化=nb-mb，mb是基础奇偶校验矩阵的行数，mb是正整数。
[0029] 上述方案中，所述编码器，具体用于在编码之前，读取基础奇偶校验矩阵。
[0030] 上述方案中，所述编码器，具体用于在读取基础奇偶校验矩阵后，将基础奇偶校验 矩阵中的r个非-1元素值置成-1，其中，r是大于等于0、且小于rO的整数，rO是原基础奇 偶校验矩阵中非-1元素个数。
[0031] 上述方案中，该装置还包括速率匹配器，用于对母码数据分组进行速率匹配得到N 比特的编码数据分组，其中N为码长，N是正整数。
[0032] 上述方案中，所述基础奇偶校验矩阵具体为：
[0033]
[0034] 其中，最左边一列为行索引，最上面一行是列索引，字母"A"表示系统位部分矩阵， 字母"B"表示校验位部分矩阵。
[00巧]上述方案中，该装置还包括第一类填充器，用于在重复器之前，对待编码的源数据 分组填充ql个元素扩展得到第一数据分组，所述ql是正整数。
[0036] 上述方案中，该装置还包括第二类填充器，用于对经过重复器后的数据分组填充 q2个元素得到第二数据分组，输出到编码器，所述q2是正整数；
[0037] 上述方案中，所述编码器为（nbXz，化XzUDPC编码器，具体用于在编码之前，读 取基础奇偶校验矩阵，将基础奇偶校验矩阵中的r个非-1元素值置成-1，之后编码得到校 验数据分组，其中，nb是基础奇偶校验矩阵的列数，Z是扩展因子，其中Z是正整数，nb是正 整数，化是正整数，化=nb-mb，mb是基础奇偶校验矩阵的行数，mb是正整数，r是大于等于 0、且小于rO的整数，rO是原基础奇偶校验矩阵中非-1元素个数。
[0038] 上述方案中，所述基础奇偶校验矩阵具体为：
[0039]
[0040] 其中，最左边一列为行索引，最上面一行是列索引，字母"A"表示系统位部分矩阵， 字母"B"表示校验位部分矩阵。
[0041] 上述方案中，该装置还包括母码生成器，用于将经过编码器之后得到的校验数据 分组和源数据分组合并成母码数据分组。
[0042] 上述方案中，该装置还包括速率匹配器，用于对母码数据分组进行速率匹配得到N 比特的编码数据分组，其中N为码长。
[0043] 上述方案中，所述编码器为（16X42,8X42)LDPC编码器，基础奇偶校验矩阵为 8X16矩阵，扩展因子z=42,待编码的源数据分组为k=80比特的信令序列a=[a。，a。32,… ，aJ，当利用1/2码率LDPC码基础奇偶校验矩阵对信令序列a进行LDPC编码，得到n=672 比特的编码数据分组e时，所述重复器，具体用于先将信令序列a重复1次，并扩展得到336 比特的数据分组d=[d。，di，…，d335]，d值如下：
[0044]
[0045] 所述编码器，具体用于对数据分组d进行LDPC编码，得到校验数据分组 b=比。，bi，…，bsJ，并将信令序列a和长度为336比特的校验数据分组b合并成416比特的 母码数据分组s= [a,b] = [S。，S。…，s"5];
[0046] 所述速率匹配器，具体用于将母码数据分组s构造成672比特的编码数据分组e， 所述e为：
[0047]
[0048] 上述方案中，所述编码器为（16X42,8X42)LDPC编码器，LDPC基础奇偶校验矩阵 为8X16矩阵，扩展因子z=42,待编码的源数据分组为k=40比特的信令序列f=[f。，fi，… ，，当利用1/2码率LDPC码基础奇偶校验矩阵对信令序列f进行LDPC编码，得到n=672 比特的编码数据分组h时，所述重复器，具体用于先将信令序列f通过重复器重复1次，并 扩展得到336比特的数据分组d=[d。，di，…，d335]，d值如下：
[0049]
[0050] 所述编码器，具体用于对数据分组d进行LDPC编码，得到校验数据分组 b=比。，bi，…，bssg]，并将信令序列a和长度为336比特的校验数据分组b合并成376比特的 母码数据分组g=比b] = [g。，gi,…，g37日];
[0051] 所述速率匹配器，具体用于将母码数据分组g构造成672比特的编码数据分组h， 所述h为：