基于fpga的高速adc同步采集系统的制作方法

文档序号:9263203阅读:1218来源:国知局
基于fpga的高速adc同步采集系统的制作方法
【技术领域】
[0001] 该发明属于高速数据采集领域,具体涉及一种基于FPGA的高速同步采集系统。
【背景技术】
[0002] 在无线通信及信号接收处理领域中,处理的信号带宽越来越宽,对ADC的采样率 要求越来越高,同时对采样系统的SNR(信噪比)、SFDR(无杂散动态范围,用于A/D转换器 和D/A转换器的指标)和同步性等性能指标要求日益苛刻。传统的信号采集板的采样率不 够高,SNR、SFDR和同步性指标不能满足宽带信号采集处理的要求,尤其是需要对多通道信 号同步处理的接收设备相关应用中,传统的信号采集板卡更无法满足当前主流设计要求, 因此,迫切需要一种高性能新型采样技术。
[0003] 本设计提出了一种SNR和SFDR性能高,同步性好的高速同步采样系统,可解决传 统采样系统当前无法解决的问题。

【发明内容】

[0004] 本发明提供了一种基于FPGA(现场可编程门阵列)的高速同步采集系统,该发明 克服了传统数据采集系统的不足,基于超低抖动同步时钟产生电路,配合宽频信号调理电 路、高速采集电源设计技术、基于FPGA的信号处理平台等实现了对多路模拟信号同步高速 采集,实现了较高的同步性以及SNR和SFDR性能,并且该板卡基于FMC结构设计,具有较广 泛的适用性。
[0005] 本发明的技术方案是:基于FPGA的高速ADC同步采集系统,包括基于FPGA的信号 处理平台和高速ADC同步采集子板,所述高速ADC同步采集子板上用于ADC采集的时钟信 号、控制信号和ADC采集的数据传输至基于FPGA的信号处理平台上,通过基于FPGA的信号 处理平台进行后续信号处理;
[0006] 所述高速ADC同步采集子板包括超低抖动同步时钟产生电路、电源模块、多个高 速ADC采集电路、每个高速ADC采集电路前端均连接宽频信号调理电路;利用多通道ADC同 步技术对不同通道之间的ADC进行同步采样;利用超低抖动同步时钟产生电路产生满足高 速ADC信噪比和同步性要求的多路低抖动时钟;采用两级交流耦合的宽频信号调理电路, 使高速ADC采集电路满足输入频率从10kHz到700MHz的中频信号采集;同时,电源模块采 用低噪声电源设计及布局布线技术保证高速ADC充分发挥其SNR和SFDR性能。
[0007] 进一步的,所述基于FPGA的信号处理平台和高速ADC同步采集子板通过标准 FMC-HPC接插件连接,进行信号传输。具有较广泛的适用性。
[0008] 进一步的,所述超低抖动同步时钟产生电路采用时钟产生芯片AD9525,该芯片采 用外部VC0方案,能够实现最低30fs的输出时钟抖动。完全满足系统需求。
[0009] 进一步的,所述时钟产生芯片AD9525输出多路同样的时钟信号,其中一路连接到 基于FPGA的信号处理平台上的全局时钟上,用于接收调理ADC的采样数据,其余路一一对 应连接高速ADC采集电路作为ADC的采样时钟。
[0010] 进一步的,多个高速ADC采集电路的输出时钟和数据的同步设计方法如下:首先 FPGA对单个ADC的输出时钟和数据相位关系进行校准,校准完成后;再对其他的ADC输出 时钟和数据相位关系进行校准,此校准信号要满足采样时钟的建立时间和保持时间与已校 准的ADC保持一致,FPGA给出该触发信号后,不同ADC之间的输出时钟和数据相位关系将 得到同步。
[0011] 进一步的,所述时钟产生芯片AD9525与每个高速ADC采集电路之间的时钟信号均 通过2路连接线传输,所述2路连接线长度误差小于5mi1,且在时钟信号输入高速ADC采集 电路的接收端时,需交流耦合之后再进入高速ADC采集电路。保证时钟同步及信号输出质 量。
[0012] 进一步的,所述超低抖动同步时钟产生电路的参考输入时钟可选用内时钟和外时 钟两种方式。
[0013] 进一步的,所述电源模块采用两级稳压设计,第一级为DC-DC电源,第二级为线性 LDO电源;第一级稳压电路主要将高电压转换成较低电源,第二级稳压电路主要为电路的 主芯片提供低噪声电源。
[0014] 进一步的,所述高速ADC同步采集子板上的高速信号孔内径选择lOmil,外径 18mil。以最大限度保持信号完整性。
[0015] 进一步的,所述高速ADC同步采集子板,利用层间耦合电容去耦,将电源层与GND 层之间的间距拉低至3mil以内。减少串扰。
[0016] 本发明的有益效果是:基于超低抖动同步时钟产生电路,配合宽频信号调理电路、 高速采集电源设计技术、基于FPGA的信号处理平台等实现了对多路模拟信号同步高速采 集,实现了较高的同步性以及SNR和SFDR性能,并且该板卡基于FMC结构设计,具有较广泛 的适用性。
【附图说明】
[0017] 图1基于FPGA的高速ADC同步采集系统组成框图;
[0018] 图2ADC时钟产生电路框图;
[0019] 图3时钟输出相噪;
[0020] 图4ADC输入采样时钟匹配电路;
[0021] 图5宽频信号调理电路;
[0022] 图6两路ADC输出同步框图;
[0023] 图7两路ADC输出随路时钟同步过程;
[0024] 图8电源部分框图;
[0025] 图9ADC采集输出的SNR、SFDR性能。
【具体实施方式】
[0026] 下面结合附图对本发明作进一步的说明。
[0027] 本专利通过一种基于FPGA的高速采集电路设计,实现了 2路采样率为500MHz,量 化位宽为14bit的高速同步采集系统。实现了较高的同步性以及SNR和SFDR性能,并且该 板卡基于FMC结构设计,具有较广泛的适用性。
[0028] 如图1所示,该设计基于多路超低抖动高速时钟产生电路,高速ADC前端信号调理 电路,多通道ADC同步技术,高速ADC低噪声电源设计技术及布局布线技术,基于FPGA的信 号处理平台设计技术等,完成对2路宽带信号的高速同步数据采集。多路高速同步时钟电 路产生满足保证高速ADC信噪比和同步性要求的多路低抖动时钟。在高速ADC信号调理电 路中,采用两级交流耦合的信号调理电路,可以满足输入频率从10kHz到700MHz的中频信 号采集,多通道ADC同步技术保证了不同通道之间的ADC可以进行同步采样。高速ADC低 噪声电源设计及布局布线技术保证了ADC充分发挥其SNR和SFDR性能。基于FPGA的信号 处理平台完成对高速ADC采集数据的接收和处理等。
[0029] 该设计完成了对2路信号的高速同步采集,并保证ADC的SNR及SFDR指标。适用 于对信号同步性要求较高,或者对信号的采样率和SNR和SFDR要求较高的信号采集、信号 处理领域,可以应用于无线通信,电子侦察,数字仪表,电子对抗等多种领域。
[0030] 1、高速ADC同步时钟产生
[0031] 当高速ADC采样信号的最高频率较高时,ADC的信噪比(SNR)对采样时钟的抖动 非常敏感,为了满足ADC的信噪比和同步性,需要选择抖动性能较好的时钟源。高速ADC的 理想SNR与中频输入、采样率等的关系如公式1所示:
[0032]SNR(dB) = -201g(2 3iFinjtotal) (1)
[0033] 其中:Fin是被数字化的最高频率,jtotal是被采样时钟的均方根RMS总抖动,其中 包括ADC的采样时钟抖动jelk,以及ADC本身的孔径抖动jad。。
[0034] 本系统选用的AD芯片采样率为500MHz,量化位宽14bit。系统输入的最高模拟频 率为700MHz,系统实际输入
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