一种低延时的cdr中qc-ldpc并行编码器的制造方法
【技术领域】
[0001] 本发明涉及数字广播领域，特别涉及一种CDR系统中QC-LDPC码并行编码器的低 延时实现方法。
【背景技术】
[0002] 由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避 免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。
[0003] 低密度奇偶校验（Low-DensityParity-Check,LDPC)码以其逼近Shannon限的优 异性能成为信道编码领域的研宄热点。准循环LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊 的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator，SR AA)加以实现。
[0004] SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由aXt个bXb 阶循环矩阵Gud彡i彡a，1彡j彡t)构成的阵列，t=a+c。与信息向量对应的一部分 生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。假设a不是素 数，可被分解为a=yz。那么，y路并行SRAA法完成一次编码需要bz+t个时钟周期，需要 (yc+t)b个寄存器、ycb个二输入与门和ycb个二输入异或门。此外，还需要acb比特ROM 存储循环矩阵的首行。y路并行SRAA法的编码速度快，但需要先把信息向量缓存完毕才能 开始编码，导致延时长。如果采用逐位输入信息比特的方式，那么缓存信息向量造成的延时 长达ab个时钟周期。
[0005] ⑶R是中国数字广播的英文简称，英文全称是ChinaDigitalRadio。⑶R标准采 用了四种不同码率的QC-LDPC码。对于这四种QC-LDPC码，均有t= 36和b= 256,所有a 的最大公约数是y= 3。图1给出了不同码率n下的参数a、c和z。
[0006] ⑶R系统中QC-LDPC高速编码的现有解决方案是采用y= 3路并行SRAA法，四种 QC-LDPC码所需的编码时间分别是804、1060、1572和2340个时钟周期。然而，逐位串行缓 存信息向量造成的延时长达分别是2304、3072、4608和6912个时钟周期，远远大于编码时 间。即使以y= 3位并行方式高速缓存信息向量，也会分别产生768、1024、1536和2304个 时钟周期的延时，几乎等于编码时间，令人难以接受。逻辑资源需要29952个寄存器、20736 个二输入与门和20736个二输入异或门，这是由码率n= 1/4对应的参数决定的。此外， 四种QC-LDPC码共需281088比特ROM存储循环矩阵的首行。当采用硬件实现时，需要较多 的存储器和寄存器，势必会造成设备成本高，功耗大。
【发明内容】
[0007] 针对CDR系统QC-LDPC码高速编码的现有实现方案中存在的延时长和资源需求量 大缺点，本发明提供了一种低延时的并行编码方法，无缓存延时，能在总体上提高编码速度 的同时，减少资源需求。
[0008] 如图2所示，⑶R系统中多码率QC-LDPC码的低延时并行编码器主要由4部分组 成：寄存器、求和阵列、选择扩展器和b位二输入异或门。整个编码过程分4步完成：第1步， 清零寄存器Ra+1~Rt，并为选择扩展器吣配置信息向量s对应的码率n，其中，1彡1彡c; 第2步，并行输入u位信息比特em，em+1，? ? ?，em+7，寄存器札~R3串行左移u位，缓冲信息 向量s，向选择扩展器的块行号控制端输入块行号P= [n/x]+l，选择扩展器％根据码率 n和块行号P的数值从求和阵列的输出端中选择一部分并扩展成b个，以共同构成向量 (em，em+1，. . .，em+7)与子块行矩阵Up的乘积，b位二输入异或nAi将乘积的第1段b比特与 寄存器Ra+1串行循环左移u位的结果相加，和存回寄存器Ra+1，其中，0<n〈ax，l<P<a， 1 < 1 <c，符号[n/x]表示不大于n/x的最大整数；第3步，以1为步长递增改变n的取 值，重复第2步ax-1次，完成后，寄存器札~Ra存储的是信息向量s=(sus2，…，sa)，寄 存器Ra+1~Rt存储的是校验向量p=(pp2,…，p。）；第4步，并行输出码字v= (s,p)。
[0009] 本发明提供的QC-LDPC低延时并行编码器，能在总体上提高编码速度的前提下有 效减少资源需求，从而达到降低硬件成本和功耗的目的。
[0010] 关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。
【附图说明】
[0011] 图1给出了不同码率n下的参数a、c和z;
[0012] 图2是⑶R系统中兼容四种码率QC-LDPC码的低延时并行编码器整体结构；
[0013] 图3是求和阵列的构成示意图；
[0014] 图4给出了各种多输入异或门的数量；
[0015] 图5比较了传统的并行SRAA法与本发明的编码速度；
[0016] 图6比较了传统的并行SRAA法与本发明的资源消耗。
【具体实施方式】
[0017] 下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。
[0018] QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵 构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一 行都是上一行（首行是末行）循环右移一位的结果；从列的角度看，循环矩阵的每一列都是 前一列（首列是末列）循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成 的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵 G是由aXt个bXb阶循环矩阵匕」（1彡i彡a，1彡j彡t)构成的阵列：
[0019] (1)
[0020]G(或H)的连续b行和b列分别被称为块行和块列。假设循环矩阵的阶数b不 是素数，可被分解为b=ux(u彡x)，其中，u不等于1，x不等于b。那么，生成矩阵G第 P(1<P<a)块行、后c块列中所有循环矩阵的前u行构成了一个uXbc阶矩阵，称之为 子块行矩阵，记作Up。Up可视为由be个u维列向量构成的。
[0021] 对于⑶R系统，生成矩阵G对应码字v= (s，p)，G的前a块列对应的是信息向量 s= ，…，eH)，后c块列对应的是校验向量p。以b比特为一段，信息向量s被等分 为a段，即s=(Sps2，…，sa);校验向量p被等分为c段，即p=(Ppp2，…，p。)。CDR标准 采用了四种不同码率的QC-LDPC码，均有t= 36和b= 256。b有多个因子，这里取u= 8， x= 32。图1给出了不同码率n下的参数a、c和z。
[0022]由式（1)、循环矩阵和子块行矩阵的特点，图2给出了适用于CDR系统中四种码率 QC-LDPC码的低延时并行编码器，它主要由寄存器、求和阵列、选择扩展器和b位二输入异 或门四种功能模块组成。
[0023] 寄存器Ri~Ra用于缓存信息向量s= (Sl，s2，…，sa)，寄存器Ra+1~Rt用于计算 和存储校验向量P=(PuP2,…，P。)。
[0024]求和阵列对并行输入的u= 8位信息比特em,em+1,. . .，em+7(0 <n〈ax)进行求和， 具体而言，是从中选取u)个不同的元素进行模2加。由排列组合知识可知，穷 举可得到2U-1 = 255个不同的求和表达式。255个求和表达式可用255个多输入异或门加 以实现。多输入异或门的输入端数目范围是1~8,当只有一个输入端时，单输入异或门实 际上是直连线。综上，求和阵列有u= 8个输入端和255个输出端，其内部由255个多输入 异或门组成，如图3所示。图4给出了各种多输入异或门的数量，它们总共相当于769个二 输入异或门。
[0025] 选择扩展器吣（1彡1彡c)受控于码率n和子块行矩阵Up的下标P(1彡P彡a)。 P与向量（em,em+1, . . .，em+7) (0彡n〈ax)的关系为p= [n/x]+l(符号[n/x]表示不大 于n/x的最大整数）。选择扩展器1在求和阵列运算结果的基础上，根据码率n完成向量 (em，em+1，? ? ?，em+7) (0<n〈ax)与子块行矩阵Up(KP<a)的并行乘法。选择扩展器 Mi从求和阵列的255个输出端中选择一部分并扩展成b个，以构成向量（em,em+1, . . .，em+7) 与子块行矩阵Up乘积的第1段b比