纠错码的检查矩阵的数据结构、纠错码的编码率变更装置以及变更方法
【技术领域】
[0001] 本发明涉及纠错码的检查矩阵的数据结构、纠错码的编码率变更装置以及变更方 法。
【背景技术】
[0002] 纠错码是在通信系统、广播系统或存储装置等中使用的技术。具体地说，通过在数 字数据中附加冗余的比特进行发送或存储，即使在所接收的数据或从存储介质读取的数据 中具有错误比特，也能够进行纠错。但是，可纠正的错误比特数存在极限，另外，可纠正的错 误比特数根据纠错码方式的纠错性能而不同。
[0003] 在此领域中，将进行发送或存储的数据称为信息比特，将对信息比特附加的冗余 比特称为奇偶校验比特。奇偶校验比特是利用因纠错码的编码方式而不同的计算方法，根 据信息比特计算的。另外，将组合信息比特与奇偶校验比特的比特串称为码字。
[0004] 被称为分组码（blockcode)的纠错码按照预先确定的比特数的单位，根据信息比 特来计算奇偶校验比特。即，1个码字内的信息比特数以及奇偶校验比特数是确定的，分别 称为信息比特长、奇偶校验比特长。另外，将码字的比特数称为码长。
[0005] 近年来，作为纠错码，广泛应用低密度奇偶性检查（LDPC:Low-Density Parity-Check:低密度奇偶校验）码。LDPC码是非零要素少的以稀疏的奇偶性检查矩阵 (以下，称为"检查矩阵"）定义的分组码。
[0006] 在本发明的说明书中，检查矩阵的各矩阵要素是0或1。另外，将检查矩阵的列所 包含的1的个数称为列权重。另外，检查矩阵的各列与构成码字的各比特相对应。即，检查 矩阵的列数作为码长。另外，在检查矩阵是满秩的情况下，检查矩阵的行数与奇偶校验比特 长相等。
[0007] 这里，对以例如图11这样的检查矩阵定义的空间親合LDPC(Spatially_coupled LDPC)码进行理论性分析，显现出纠错性能高的情况（例如参照非专利文献1)。
[0008] 在图11中，围绕外边的四边形表示空间耦合LDPC码的检查矩阵，其中的四边形 (小检查矩阵）表示空间耦合LDPC码的部分矩阵。表示小检查矩阵的四边形以外的部分的 矩阵要素全部是0。此外，小检查矩阵本身也为检查矩阵，如图11那样，将多个这些四边形 倾斜地结合而构成大检查矩阵后的矩阵成为空间耦合LDPC码的检查矩阵。
[0009] 在非专利文献1中示出的理论分析是，在检查矩阵具有如图11的构造这样的条件 下，采用密度发展法这样的数值分析方法，来评价空间耦合LDPC码的纠错性能。其分析结 果显现出具有接近于理论极限的高纠错性能的情况。
[0010] 现有技术文献
[0011] 非专利文献
[0012] 非专利文献 1 :S.Kudekar，C.Measson，T.J.Richardson，andR.L.Urbanke， "ThresholdSaturationonBMSChannelsviaSpatialCoupling''，CoRR，2010
【发明内容】
[0013] 发明要解决的课题
[0014] 但是，在现有技术中具有以下这样的课题。
[0015] 根据非专利文献1，虽然显现出空间耦合LDPC码具有高纠错性能的情况，但非专 利文献1没有公开具体的检查矩阵的结构（即，各小检查矩阵的具体结构）或关于小检查 矩阵的构成方法。这基于密度发展法这样的评价方法的性质、即是未给出任何小检查矩阵 的具体结构就进行评价的方法。
[0016] 在实际构成空间耦合LDPC码进行实际应用的情况下，在构成的空间耦合LDPC码 的纠错性能与理论极限之间产生很大的差异。这是由于小检查矩阵的具体结构而引起的， 其中，重要的原因是检查矩阵具有的闭路构造。
[0017] 将例如图12那样以线段连接检查矩阵的1位置并从某一个1出发沿着线段返回 至初始位置的构造称为闭路。将构成闭路的1的个数称为闭路的长度，短闭路成为空间耦 合LDPC码的纠错性能劣化的原因。在实际应用空间耦合LDPC码时，由于电路规模等的成 本要求而导致码长等具有制约，当在这样的制约下构成空间耦合LDPC码时，产生很多的短 闭路，导致纠错性能劣化。
[0018] 当如以上这样在实际应用的条件下构成空间耦合LDPC码时，存在纠错性能由于 小检查矩阵的具体结构而劣化的问题。其原因之一是，存在由于检查矩阵具有的短闭路构 造而导致纠错性能劣化的问题。
[0019] 本发明是为了解决上述这样的课题而完成的，其目的是以空间耦合LDPC码为基 础来获得具有高纠错性能的LDPC码的检查矩阵的数据结构和实现高纠错性能的纠错码的 编码率变更装置以及变更方法。
[0020] 解决问题的手段
[0021] 在本发明的纠错码的检查矩阵的数据结构中，纠错码是LDPC码，检查矩阵具有针 对由检查矩阵的一部分列构成的部分矩阵对行进行排序后的矩阵构造。
[0022] 另外，本发明的纠错码的编码率变更装置具备：打孔电路，其根据打孔位置确定信 号来削减奇偶校验比特；以及打孔恢复处理部，其根据打孔位置确定信号来恢复已打孔的 奇偶校验比特，根据打孔位置确定信号而确定的打孔位置是使得在检查矩阵的由于打孔而 受直接影响的区域中包含2个以上的1的列的数量最少的打孔位置。
[0023] 另外，本发明的纠错码的编码率变更方法具有以下的步骤：打孔步骤，根据打孔位 置确定信号来削减奇偶校验比特；以及打孔恢复步骤，根据打孔位置确定信号来恢复已打 孔的奇偶校验比特，根据打孔位置确定信号而确定的打孔位置是使得在检查矩阵的由于打 孔而受直接影响的区域中包含2个以上的1的列的数量最少的打孔位置。
[0024] 发明的效果
[0025] 根据本发明的纠错码的检查矩阵的数据结构，纠错码是LDPC码，检查矩阵具有针 对由检查矩阵的一部分列构成的部分矩阵对行进行排序后的矩阵构造。
[0026] 另外，根据本发明的纠错码的编码率变更装置以及方法，具备：根据打孔位置确定 信号来削减奇偶校验比特的打孔电路（步骤）；以及根据打孔位置确定信号来恢复已打孔 的奇偶校验比特的打孔恢复处理部（步骤），根据打孔位置确定信号而确定的打孔位置是 使得在检查矩阵的由于打孔而受直接影响的区域中包含2个以上的1的列的数量最少的打 孔位置。
[0027] 因此，以空间耦合LDPC码为基础，可获得具有高纠错性能的LDPC码的检查矩阵的 数据结构和实现高纠错性能的纠错码的编码率变更装置以及变更方法。
【附图说明】
[0028]图1是示出使单位矩阵循环移位的循环置换矩阵的说明图。
[0029]图2是示出空间耦合LDPC码的检查矩阵的例子的说明图，其中，小检查矩阵由循 环置换矩阵的分块矩阵构成。
[0030] 图3是例示本发明实施方式1的与空间耦合QCLDPC码的检查矩阵相对的行的排 序的说明图。
[0031] 图4是示出在对空间耦合QCLDPC码的行进行排序之前的检查矩阵的说明图。
[0032] 图5是示出在对空间耦合QCLDPC码的行进行排序之后的检查矩阵的说明图。
[0033] 图6是示出本发明实施方式1的与空间耦合QCLDPC码的检查矩阵相对的行的排 序顺序的流程图。
[0034] 图7是将本发明实施方式2的具备打孔功能的纠错码的编码率变更装置应用于通 信系统时的说明图。
[0035] 图8是关于一般的空间耦合QCLDPC码的检查矩阵示出打孔中的纠错性能的劣化 的说明图。
[0036] 图9是关于本发明实施方式1的LDPC码的检查矩阵的数据结构示出打孔中的纠 错性能的说明图。
[0037] 图10是示出本发明实施方式2的打孔的位置确定顺序的流程图。
[0038] 图11是例示空间耦合LDPC码的检查矩阵的说明图。
[0039] 图12是示出空间耦合LDPC码的检查矩阵的课题的说明图。
【具体实施方式】
[0040] 以下，使用附图来说明本发明的纠错码的检查矩阵的数据结构、纠错码的编码率 变更装置以及变更方法的优选实施方式，在各个图中对同一或相应的部分标注同一标号进 行说明。
[0041] 实施方式1.
[0042] 将根据信息比特计算可纠错的奇偶校验比特而构成码字的情况称为纠错编码。纠 错编码的计算顺序根据纠错码方式而不同，但在例如以LDPC码为代表的线性分组码中，根 据检查矩阵的数据结构进行纠错编码。这里示出纠错编码方法的一例。
[0043] 设信息比特序列为d，设检查矩阵为H，设算出的奇偶校验比特序列为p，设码字为 c。其中，d、p、c为矢量，1个矢量要素对应于1比特。如上所述，码字c由信息比特序列d 和奇偶校验比特序列P构成，所以，C可表示为c= (d、p)。
[0044] 在线性分组码的情况下，在c与H之间具有cHT= 0这样的关