一种基于65nm CMOS工艺的81-86GHz全集成差分功率放大器的制造方法
【专利说明】-种基于65nmCMOS工艺的81-86GHz全集成差分功率放 大器
[0001] 本发明属于毫米波频段集成电路设计的技术领域，涉及一种基于65nmCMOS工艺， 工作于81-86GHz的全集成功率放大器，可用于E_band高速无线通信系统。
【背景技术】
[0002] 71-76GHZ和81-81GHZE-band是世界范围内允许的可用于超高容量的点对点通 信。总共IOGHz的可用频谱是迄今为止单次分配最多的频段，可以实现类似于光纤般的每 秒千兆比特的传输速率。如此高的数据速率是其它频率较低的且频段有限的微波频段无法 实现的。相对于60GHz频段，E-band频段具有更好的天气衰减特性，可以实现数千公里的 传输距离。
[0003] 对于功率放大器而言，从性能角度看，III_V族半导体器件更适合用于毫米波功 率放大器的设计，与硅基功率放大器相比，可以提供更高的输出功率和效率。但是，随着硅 基工艺的发展，MOS器件的特征频率有了显著提升，如65nmCMOS工艺提供的器件，其ft/f_ 大约为170/430GHz，使得用65nmCMOS工艺实现81-86GHz的功率放大器具有可行性，从降 低成本、提高集成度的角度，近年来越来越多的毫米波集成电路采用CMOS工艺实现。
【发明内容】
[0004] 本发明的目的是提出一种基于65nmCMOS工艺的81-86GHZ全集成功率放大器。
[0005] 本发明所用的有源器件均为NMOS管。该PA按照信号流的流向为：将输入的差分 信号分别通过一对输入端并联的输入级变压器并将信号耦合至cascode结构的第一级放 大器，两对差分信号再分别通过一对基于变压器结构的中间级匹配电路，然后经过cascode 结构的第二级放大器，最后两对差分信号通过一对输出级变压器将信号合成并输出，该放 大器由NM0SFET器件和无源器件相结合组成两级共源共栅级联结构，其具体形式为：
[0006] 信号输入端RFIN-分别与第一输入级变压器TINl初级线圈的一端和第二输入级 变压器TIN2初级线圈的另一端相连，信号输入端RFIN+分别与第一输入级变压器TINl初 级线圈的另一端和第二输入级变压器TIN2初级线圈的一端相连，第一输入级变压器TINl 次级线圈的一端与第一晶体管Ml的栅极相连，第一输入级变压器TINl次级线圈的另一端 与第二晶体管M2的栅极相连，第一输入级变压器TINl次级线圈的中心抽头与第一偏置电 压端VBl相连，第一晶体管Ml的源极和第二晶体管M2的源极相连，并与地线相连，第一晶 体管Ml的漏极与第一传输线电感Ll的一端相连，第一传输线电感Ll的另一端与第五晶体 管M5的源极相连，第二晶体管M2的漏极与第二传输线电感L2的一端相连，第二传输线电 感L2的另一端与第六晶体管M6的源极相连，第五晶体管M5的栅极与第六晶体管M6的栅 极相连，并与第一电阻Rl的一端相连，第一电阻Rl的另一端与第一电容Cl的一端以及第 一中间级变压器TMl初级线圈的中心抽头相连，并与电源线VDD相连，第一电容Cl的另一 端与地线相连，第五晶体管M5的漏极与第五传输线电感L5的一端相连，第五传输线电感 L5的另一端与第一中间级变压器TMl初级线圈的一端相连，第六晶体管M6的漏极与第六 传输线电感L6的一端相连，第六传输线电感L6的另一端与第一中间级变压器TMl初级线 圈的另一端相连，第三晶体管M3的源极与第四晶体管M4的源极相连，并与地线相连，第三 晶体管M3的漏极与第三传输线电感L3的一端相连，第三传输线电感L3的另一端与第七晶 体管M7的源极相连，第四晶体管M4的漏极与第四传输线电感L4的一端相连，第四传输线 电感L4的另一端与第八晶体管M8的源极相连，第七晶体管M7的栅极与第八晶体管M8的 栅极相连，并与第二电阻R2的一端相连，第二电阻R2的另一端与第二电容C2的一端以及 第二中间级变压器TM2初级线圈的中心抽头相连，并与电源线VDD相连，第二电容C2的另 一端与地线相连，第七晶体管M7的漏极与第七传输线电感L7的一端相连，第七传输线电感 L7的另一端与第二中间级变压器TM2初级线圈的一端相连，第八晶体管M8的漏极与第八 传输线电感L8的一端相连，第八传输线电感L8的另一端与第二中间级变压器TM2的初级 线圈的另一端相连，第一中间级变压器TMl次级线圈的一端与第九晶体管M9的栅极相连， 第一中间级变压器TMl次级线圈的另一端与第十晶体管MlO的栅极相连，第二中间级变压 器TM2次级线圈的一端与第十一晶体管Mll的栅极相连，第二中间级变压器TM2次级线圈 的另一端与第十二晶体管M12的栅极相连，第一中间级变压器TMl次级线圈的中心抽头与 第二中间级变压器TM2次级线圈的中心抽头相连，并与第二偏置电压VB2相连，第九晶体管 M9的源极与第十晶体管MlO的源极相连，并与地线相连，第九晶体管M9的漏极与第九传输 线电感L9的一端相连，第九传输线电感L9的另一端与第十三晶体管M13的源极相连，第十 晶体管MlO的漏极与第十传输线电感LlO的一端相连，LlO的另一端与第十四晶体管M14的 源极相连，第十三晶体管M13的栅极与第十四晶体管M14的栅极相连，并与第三电阻R3的 一端相连，第三电阻R3的另一端与第三电容C3的一端以及第一输出级变压器TOl初级线 圈的中间抽头相连，并与电源线VDD相连，第三电容C3的另一端与地线相连，第十三晶体管 M13的漏极与第十三传输线电感L13的一端相连，第十三传输线电感L13的另一端与第一输 出级变压器TOl初级线圈的一端相连，第十四晶体管M14的漏极与第十四传输线电感L14 的一端相连，第十四传输线电感L14的另一端与第一输出级变压器TOl初级线圈的另一端 相连，第十一晶体管Mll的源极与第十二晶体管M12的源极相连，并与地线相连，第十一晶 体管Mll的漏极与第十一传输线电感Lll的一端相连，第十一传输线电感Lll的另一端与 第十五晶体管M15的源极相连，第十二晶体管M12的漏极与第十二传输线电感L12的一端 相连，第十二传输线电感L12的另一端与第十六晶体管M16的源极相连，第十五晶体管M15 的栅极与第十六晶体管M16的栅极相连，并与第四电阻R4的一端相连，第四电阻R4的另 一端与第四电容C4以及第一输出级变压器TOl初级线圈的中心抽头相连，并与电源线VDD 相连，第十五晶体管M15的漏极与第十五传输线电感L15的一端相连，第十五传输线电感 L15的另一端与第二输出级变压器T02初级线圈的一端相连，第十六晶体管M16的漏极与 第十六传输线电感L16的一端相连，第十六传输线电感L16的另一端与第二输出级变压器 T02初级线圈的另一端相连，第一输出级变压器TOl次级线圈的一端与地线相连，第一输出 级变压器TOl次级线圈的另一端与第二输出级变压器T02次级线圈的一端相连，为输出端 PAout，第二输出级变压器T02次级线圈的另一端与地线相连。
[0007] 本发明的优点在于：
[0008] 该功率放大器具有高的输出功率和效率，在电路结构上有以下创新：
[0009] (1)提出了一种在共栅级和共源级之间引入串联传输线电感的cascode功率管结 构有效提高功率增益和效率。
[0010] (2)采用变压器功率合成技术提高功率放大器的输出功率。
[0011] 在83. 5GHz处，该功率放大器可以实现1-dB压缩功率（P1J为10. 5dBm，饱和输 出功率（Psat)为14dBm，最大功率增益为21. 5dB。在P1dB、Psat处功率附加效率（Paes)分别 为 3. 6%和 10. 13%。
【附图说明】
[0012] 图1为本发明电路图。
【具体实施