带后台校准的12位高速流水线模数转换器的制造方法
【技术领域】
[0001]本发明涉及一种模数转换器，具体涉及一种带后台校准的12位高速流水线模数转换器，属于无线通信技术领域。
【背景技术】
[0002]随着无线通信技术的不断革新，无线通信设备对模数转换器(ADC)的性能提出了更为严格的要求。ADC在满足高速高精度的情况下还必须兼具良好的中频采样性能。流水线ADC在速度、精度和功耗方面有着较好的折衷，所以在高速高精度的场合应用广泛。在射频应用中，对于射频采样的ADC，其对采样速率的要求已经达到GHz以上，这对于流水线ADC是很难实现的，因此很多情况下采用了带通采样结构，可以用带通采样定理来恢复输入信号，即要求ADC具有良好的中频(IF)采样性能。
[0003]已经有研究表明，采用无前端采样保持(S/Η)电路，每级2到3位有效位数的流水线级，是功耗最低的流水线结构。然而无前端采样保持电路(SHA-1ess)的流水线ADC有一个固有的缺陷，就是MDAC的采样电路和Sub—ADC的采样电路之间的采样时刻偏差。这是由于在SHA-1ess结构的流水线中，MDAC和子ADC的采样网络需要同时采样动态的输入信号，因为时钟产生电路导致的误差，以及两个RC采样网络的不匹配，两者的采样结果会出现一定的偏差，这个偏差可以等效为比较器的失调电压，但这是一个动态的失调，它正比于时钟偏差量和输入信号的频率。在高频应用时，这个误差将会变得很大，当总的误差电压超过冗余校正算法的可矫正电压范围的时候，就会导致误码。
[0004]为了解决这一问题，我们需要在电路设计和版图实现中对时钟延时、开关尺寸和时钟路径等进行仔细的设计和匹配，并尽可能的使时钟的边沿陡峭。但要实现这些精确匹配是非常困难的，而且实际中考虑到PVTL(工艺，电源电压，温度，负载)的变化，ADC仍然只能在一定的条件下达到预先设计的结果，这就大大限制了设计的应用。
【发明内容】
[0005]为解决现有技术的不足，本发明的目的在于提供一种带后台校准的12位高速流水线模数转换器，该种流水线模数转换器不仅具有较低的功耗，而且可以在更小的工艺尺寸下实现高速应用。
[0006]为了实现上述目标，本发明采用如下的技术方案:
[0007]—种带后台校准的12位高速流水线模数转换器，采用无前端采样保持电路结构，整个流水线共五级，其中，第一流水线级3.5位、第二流水线级到第四流水线级2.5位、第五流水线级为3位flash ADC,其特征在于，
[0008]在前述流水线中，第一流水线级采用带溢出位的3.5位MDAC结构，前述MDAC结构由子ADC和MDAC电路组成，其中，子ADC由比较器阵列组成，MDAC电路由采样保持电路、加法器、子DAC、余差放大器共同构成，MDAC电路和子ADC分别对动态的输入信号Vin进行采样，前述MDAC结构中还集成有采样时刻偏差校准模块，前述采样时刻偏差校准模块用于实现对MDAC和子ADC两个采样网络采样时刻偏差的校正；
[0009]前述第一流水线级输出5位二进制码，最高位为溢出判断位，同时采用摆幅缩减技术，输出摆幅减小一半；
[0010]前述模数转换器还包括:
[0011]参考电压产生电路:给每一流水线级提供稳定的参考电压；
[0012]时钟产生电路:给每一流水线级提供精确的时钟；
[0013]冗余校正电路:对输出编码错位相加。
[0014]前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述采样时刻偏差校准模块包含三个电路单元:溢出检测单元、数字控制单元、可变延时单元，
[0015]前述溢出检测单元检测第一流水线级的输出结果，将比较结果输入数字控制单元，数字控制单元产生8位二进制码，产生的8位二进制码作为可变延时单元的输入用来调节子ADC的采样信号延时，通过多次迭代，使得子ADC的采样时刻和MDAC采样时刻对齐。
[0016]前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述溢出检测单元由两个低失调比较器组成，参考电压分别为VH = +0.4VFS和VL = -0.4VFS，其中VFS是流水线转换器的满摆幅电压。
[0017]前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述数字控制单元的输入为两个低失调比较器的比较结果，输出为8位二进制码B7B6B5B4B3B2B1Bid,前述二进制码用来控制调节可变延时单元。
[0018]前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述可变延时单元包含:一个反相器延时链、一个16X16的电容阵列、两个4位至16位的二进制码转温度计码的译码器，前述译码器产生的两组温度计码用来控制电容阵列接入时钟产生电路的电容负载，其中，
[0019]第一译码器的输入为前述数字控制单元产生的8位二进制码的高四位B7B6B5B4，输出为16位二进制码Y15...Y。，前述输出的16位二进制码Y15...Y。用作各行电容是否接入反相器延时链的控制信号；
[0020]第二译码器的输入为前述数字控制单元产生的8位二进制码的低四位B3B2B1Bid,输出为16位二进制码X15...X。，前述输出的16位二进制码X15...X。用作第一行各单位电容是否接入的控制信号；
[0021]通过选择接入反相器延时链的电容数量，就可以调节输出时钟的相对延时。
[0022]前述的带后台校准的12位高速流水线模数转换器，其特征在于，前述可变延时单元产生的最小单位延时为Λ t。，对应的8位二进制控制码为00000000，大小由电容阵列的单位电容值决定；产生的最大延时为256 Δ t。，对应的8位二进制控制码为1111111。
[0023]本发明的有益之处在于:
[0024](I)因为采用无前端采样保持电路结构，整个流水线共五级，第一流水线级采用带溢出位的3.5位MDAC结构并且集成有采样时刻偏差校准模块，所以本发明的模数转换器具有较低的功耗；
[0025](2)因为通过反复迭代校准，使得子ADC的采样时刻和MDAC采样时刻对齐，整个模数转换器获得了良好的高频性能，所以本发明的模数转换器可以在更小的工艺尺寸下实现高速应用。
【附图说明】
[0026]图1是本发明的12位高速流水线模数转换器的整体结构框图；
[0027]图2是图1中的集成有采样时刻偏差校准模块的3.5位第一流水线级电路结构框图；
[0028]图3是可变延时单元的电路结构图；
[0029]图4是实现校准算法的流程框图。
【具体实施方式】
[0030]以下结合附图和具体实施例对本发明作具体的介绍。
[0031]参照图1，本发明的带后台校准的12位高速流水线模数转换器，其采用无前端采样保持电路(SHA-1ess)结构，整个流水线共五级，其中，第一流水线级3.5位、第二流水线级到第四流水线级2.5位、第五流水线级为3位flash ADC0
[0032]此外，本发明的带后台校准的12位高速流水线模数转换器还包括:参考电压产生电路、时钟产生电路和冗余校正电路，其中，参考电压产生电路用于给每一流水线级提供稳定的参考电压，时钟产生电路用于给每一流水线级提供精确的时钟，冗余校正电路用于对输出编码错位相加。
[0033]下面详细介绍第一流水线级的结构。
[0034]参照图1，第一流水线级采用带溢出位的3.5位MDAC结构，该MDAC结构由子ADC和MDAC电路组成，其中，子ADC由比较器阵列组成，MDAC电路由采样保持电路、加法器、子DAC、余差放大器共同构成，MDAC电路和子ADC分别对动态的输入信号Vin进行采样，子ADC对采样结果进行4位粗量化，并将量化结果输入子DAC中，转换为模拟输出，与MDAC电路采样结果做差，再通过余差放大器将差值放大4倍，其输出作为下一级的输入信号。
[0035]此外，MDAC结构中还集成有采样时刻偏差校准模块，该采样时刻偏差校准模块用于实现对MDAC和子ADC两个采样网络采样时刻偏差的校正。
[0036]在本发明中，由于第一流水线级采用了溢出位技术，所以第一流水线级输出5位二进制码，其中最高位为溢出判断位。这样整个五级流水线共输出17位二进制码，经过冗余校正电路的错位相加校正后，得到13位的ADC输出，其中最高位是溢出判断位。
[0037]另外，在本发明中，第一流水线级同时采用摆幅缩减技术，输出摆幅减小一半，可降低对运放的带宽要求。
[0038]在理想情况下，第一流水线级的输出被限制在土 l/4Vref内，Vref为单端输入摆巾畐。
[0039]下面详细介绍采样时刻偏差校准模块的组成。
[0040]参照图2，采样时刻偏差校准模块包含三个电路单元，分别是:溢出检测单元、数字控制单元、可变延时单元。
[0041]溢出检测单元检测第一流水线级的输出结果，将比较结果输入数字控制单元，数字控制单元产生8位二进制码，产生的8位二进制码作为可变延时单元的输入用来调节子ADC的采样信号延时，通过多次迭代，使得子ADC的采样时刻和MDAC采样时刻对齐，整个模数转换器可获得良好的高频性能。
[0042]溢出检测单元由两个低失调比较器组成，其参考电压分别为VH和VL，当第一流水线级输出电压大于VH时称为上溢，当第一流水线级输出电压小于VL时称为下溢，有溢出时比较器输出1，没有溢出时比较器输出O。在本实施例中，两个低失调比较器的参考电压分别为VH = +0.4VFS和VL = -0.4VFS，其中VFS是流水线转换器的满摆幅电压。
[0043]在本实施例中，数字控制单元的输入为两个低失调比较器的比较结果，输出为8位二进制码B7B6B5B4B3B2B1Bq,该