一种分压式数模转换器的制造方法
【技术领域】
[0001]本发明属于数模转换器技术领域，具体涉及一种分压式数模转换器。
【背景技术】
[0002]在过去的几十年中，集成电路技术得到了迅猛的发展。特别是以通讯为首的电子系统，向着高速率、高性能、高集成度、低成本的方向不断向前发展。这就对系统中的各个模块提出了更高的要求。
[0003]但是随着工艺尺寸的不断缩小，器件的参数在工艺、电源电压、工作温度等条件变化下的波动越来越大。电路的设计难度越来越大。电路设计工作者只能通过检测芯片内部电路的工作状态，来调整电路的参数，保证电路的性能。在这检测和控制的回路中，需要一个绝对单调的数模转换器。
【发明内容】
[0004]本发明的目的是提供一种分压式数模转换器，提供了一种能够能够输出绝对单调的电压信号，以及能够检测芯片内部电路的工作状态，调整电路参数，且能够保证电路性能的数模转换器。
[0005]本发明所采用的技术方案是，一种分压式数模转换器，包括行译码器，行译码器连接一个Pcell阵列和一个Ncell阵列，且Ncell阵列还与列译码器连接，Pcell阵列和Pcell阵列之间连接有反相器；
[0006]其中Pcell阵列由2N 1APcell单元首尾连接组成；N为输入电子信号的位数，Pcell单元包括PMO和PMl两个PMOS管，其中PMO的漏端和所述PMl的源端相连，PMO的源端和P型高阻抗率电阻RpO相连，且PMl的漏端通过上下行的Pcell单元和NCell单元连接到电压输出端Vout ；
[0007]其中Ncell阵列由2n 1ANcell单元首尾连接组成；Ncell单元包括NMO和匪I两个NMOS管，其中NMO的漏端和所述匪I的源端相连，NMO的源端和N型高阻抗率电阻RnO相连，匪I的漏端通过上下行的Ncell单元和Pcell单元连接到输出端Vout。
[0008]本发明的特点还在于，
[0009]其中行译码器有2M个输出信号，其中一半的输出信号连接Pcell阵列，另一半的输出信号连接Ncell阵列，其中M为连接到行译码器的高位输入数字信号的位数。
[0010]其中列译码器有2n M个输出信号，且列译码器的输出信号直接驱动Ncell阵列，且经过反相器驱动Pcell阵列。
[0011]其中行译码器I输入的是偶数时，列译码器2直接将数模转换器的低位译码并输出；当行译码器I输入的是奇数时，列译码器I将数模转换器的低位译码反向后再输出。
[0012]其中反相器至少为两个或两个以上。
[0013]本发明的有益效果是，该电路包含一个行编码器、一个列编码器、一个Pcell阵列、一个Ncell阵列和多个反相器。数模转换器的输入是数字信号Din，电压输出是vout ;每一个Pcell单元都包含两个PMOS管PMO、PMl和一个P型高阻抗电阻RpO ;每一个Ncell单元都包含连个NMOS管NMO、匪I和一个N型高阻抗电阻RnO ;通过行列编码和开关控制，保证DAC的输出vout只连接到电阻阵列中的其中一个电阻节点上。该DAC电路通过电阻分压输出一个绝对单调的电压信号，并且能够检测芯片内部电路的工作状态，调整电路参数，且能够保证电路性能的数模转换器；通过紧凑的阵列布局，尽可能地减小版图面积，mos管和电阻的尺寸都可以得到相应的缩减。采用本发明的电路结构，可以在较小的版图面积下实现高比特数的数模转换器。
【附图说明】
[0014]图1是本发明一种分压式数模转换器的电路连接图；
[0015]图2是本发明一种分压式数模转换器中列译码器的电路连接图；
[0016]图3是本发明一种分压式数模转换器中行译码器的电路连接图；
[0017]图4是本发明一种分压式数模转换器中Pcell的电路连接图；
[0018]图5是本发明一种分压式数模转换器中Ncell的电路连接图。
[0019]图中，1.行译码器，2.列译码器，3.Ncell单元，4.反相器，5.Pcell单元，6.Pcell阵列，7.Ncell阵列。
【具体实施方式】
[0020]下面结合附图和【具体实施方式】对本发明进行详细说明。
[0021]本发明提供了一种分压式数模转换器，如图1所示，其中N = 6，M = 3，包括一个Pcell阵列6、一个Ncell阵列7，一个行译码器1、一个列译码器2和多个反相器4。其中行译码器I连接一个Pcell阵列6和一个Ncell阵列7，且Ncell阵列7还与列译码器2连接，其中Ncell阵列的C0-C7在列译码器2的从左至右依次连接，Pcell阵列的R0-R7在行译码器I的从下至上依次连接，Pcell阵列6和Pcell阵列7之间连接有反相器4。其中Pcell阵列6中的每一个Pcell单元5在原理图和版图上，都可以直接以阵列的形式首尾相连；在边界处的Pcell单元5连接上下一行的Pcell单元5或者Ncell单元3，Pcell阵列6输出高电压部分；Ncell阵列7中的每一个Ncell单元3在原理图和版图上，都可以直接以阵列的形式首尾相连；在边界处的Ncell单元3连接上下一行的Ncell单元3或者Pcell单元5，Ncell阵列7输出低电压部分。如图2所示，列译码器遇到奇数行时，需要反向列控制输入码。如图3所示行译码器的输出RO?R3直接驱动Ncell阵列，行译码器的输出M?R7经过反相器反向后驱动Pcell阵列。如图4所示，Pcell单元5包括PMO和PMl两个PMOS管，其中PMO的漏端和所述PMl的源端相连，PMO的源端和P型高阻抗率电阻RpO相连，且PMl的漏端通过上下行的Pcell单元和NCell单元连接到输出端Vout。如图5所示，Ncell单元3包括NMO和NMl两个NMOS管，其中NMO的漏端和所述NMl的源端相连，NMO的源端和N型高阻抗率电阻RnO相连，匪I的漏端通过上下行的Ncell单元和Pcell单元连接到输出端Vout。
[0022]并且列译码器需要根据行译码器I的译码结果来确定列译码器2的输出；当行译码器I的输入是偶数时，列译码器2直接将数模转换器的低N-M位译码并输出；当行译码器I的输入是奇数时，列译码器2将数模转换器的N-M位译码反向后再输出；所述的列译码器I共有1+N-M位输入，是数模转换器的低1+N-M位；所述列译码器共有2(n M)个输出信号；所述列译码器的输出直接驱动Ncell阵列，驱动Pcell阵列时，需要经过反向器。
【主权项】
1.一种分压式数模转换器，其特征在于，包括行译码器(I)，行译码器(I)连接一个Pcell阵列(6)和一个Ncell阵列(7)，且Ncell阵列(7)还与列译码器(2)连接，Pcell阵列(6)和Pcell阵列(7)之间连接有反相器⑷； 所述Pcell阵列(6)由2n 1APcell单元(5)首尾连接组成；Pcell单元(5)包括PMO和PMl两个PMOS管，其中PMO的漏端和所述PMl的源端相连，PMO的源端和P型高阻抗率电阻RpO相连，且PMl的漏端通过上下行的Pcell单元和NCell单元连接到电压输出端Vout ； 所述Ncell阵列(7)由2n 1ANcell单元(3)首尾连接组成；Ncell单元(3)包括NMO和NMl两个NMOS管，其中NMO的漏端和所述NMl的源端相连，NMO的源端和N型高阻抗率电阻RnO相连，匪I的漏端通过上下行的Ncell单元和Pcell单元连接到输出端Vout。2.根据权利要求1所述的一种分压式数模转换器，其特征在于，所述行译码器(I)有2M个输出信号，其中一半的输出信号连接Pcell阵列(6)，另一半的输出信号连接Ncell阵列(7)。3.根据权利要求3所述的一种分压式数模转换器，其特征在于，所述列译码器(2)有2NM个输出信号，且列译码器(2)的输出信号好直接驱动Ncell阵列(7)，且经过反相器(4)驱动Pcell阵列(6)。4.根据权利要求1-3所述的任意一种分压式数模转换器，其特征在于，所述行译码器(I)输入的是偶数时，列译码器(2)直接将数模转换器的低位译码并输出；当行译码器(I)输入的是奇数时，列译码器(I)将数模转换器的低位译码反向后再输出。5.根据权利要求1-3所述的任意一种分压式数模转换器，其特征在于，所述反相器(4)至少为两个或两个以上。
【专利摘要】本发明公开了一种分压式数模转换器，包括行译码器，行译码器连接一个Pcell阵列和一个Ncell阵列，且Ncell阵列还与列译码器连接，Pcell阵列和Pcell阵列之间连接有反相器。本发明提供一种能够输出绝对单调的电压信号，以及能够检测芯片内部电路的工作状态，调整电路参数，且能够保证电路性能的数模转换器，并且该数模转换器通过紧凑的阵列布局，尽可能地减小版图面积。
【IPC分类】H03M1/66
【公开号】CN105049054
【申请号】CN201510542843
【发明人】廖浩勤, 严伟
【申请人】西安启微迭仪半导体科技有限公司
【公开日】2015年11月11日
【申请日】2015年8月28日