[0088] 为了让高维基极化码译码器的译码原理和结构特点更加易懂，下面我们介绍如何 根据理论推导和基四极化码译码器来设计基八极化码译码器的硬件架构。基八极化码译 码，按照前面对高维基极化码的定义，顾名思义，就是将基二极化码译码过程中三级译码合 并为一级，每个节点处理器有8个LLR输入和1个LLR输出。由于每个节点处理单元中有3 级极化码译码，那么理论上可以再3级上都进行超前计算方法的实现。所以一共有3种基 八实现方法：只在处理单元内第3级用超前计算的基八译码器、在处理单元内第2、3级用超 前计算的基八译码器、处理单元内每一个变量处理器都用超前计算的基八译码器。当然，三 种方法所需要的硬件资源开销和所能达到的吞吐率也是不一样的。随着使用超前计算的级 数的增加，必然会引起硬件资源开销的增加。
[0089] 按照上面的推导方法，我们可以进一步将高维基极化码译码算法的维数提升至16 维甚至更高。按照上面的设计方法，基16极化码译码器的架构则可以有4种，它们之间的 吞吐率和硬件资源开销将各不相同，与基八译码器的三种架构类似，这四种译码器中吞吐 率较高的译码器硬件开销也相对较大。所以可以根据设计者的实际需要，在硬件资源开销 和吞吐率两个指标上采取合适的取舍，设计符合需要的高维基极化码译码算法。这也体现 了高维基极化码译码器设计的灵活性。
[0090] 与现有技术相比较，本发明方法的创新优点是：本发明通过将极化码译码中两级 或以上译码流程合并成一级，减少了译码过程中迭代的级数，优化了极化码译码的内部结 构。同时，将该译码方法和超前计算方法相结合，能在极化码译码器的吞吐率和硬件资源消 耗上有一个比较好的折衷。使得译码器在硬件资源消耗较小的代价下获得较大的吞吐率增 益。另外，本发明是对极化码译码器节点进行合并和优化，并不影响极化码的总体译码流 程，操作简单，实现方便，具有很好的通用性，该方法能与蝶型译码结构、管道型译码结构、 线型译码结构、并行译码结构以及极化码的列表串行抵消译码算法相结合以进一步改善译 码器性能。因此本发明适用于实际通信系统，具有很好的推广前景。
[0091] 本发明基于高维基的极化码译码方法的具体操作内容是：在对接收到的信息进行 串行抵消译码（SC译码）算法时，将接收信息分组，每K(K为2的整数次幂，也就是高维基 的维数）个信息值为一组，并将这些信息以组的形式送入SC译码器。在一次译码算法中每 个处理节点能将K个输入信息值进行相应计算得到一个输出信息值（这些信息值即为LLR 值）。之后将本级迭代的输出信息值每K个一组送入下一级（一次迭代中有Iog2N级迭代， N为码长）迭代算法，直到最后得到一个最终的信息值，这个即为该次完整迭代得到的关于 某一个码字的对数似然比。将这个似然比进行硬判决，得到译码码字，并将这个判决码字重 新送入译码器参加部分和更新，准备进行下一次迭代。进过N次迭代之后，所有码字都已全 部译码成功，译码算法结束。
[0092] 一、首先，结合图9和图10介绍基于超前计算的高维基（Radix-K)极化码的译码 操作步骤。
[0093] (11)步骤1，译码参数准备。确定用于译码的极化码码长N、采用的半并行译码器 中处理器模块的节点处理单元的个数P、选择的高维基译码算法的基数K和译码器的量化 比特数Q。根据P确定译码器中需要实现的节点处理单元的个数；根据N和K确定需要用 与储存迭代中生成的LLR值以及用于存储部分和序列的存储空间大小；Q决定了在译码器 中将LLR值量化成多少比特的二进制数。同时将从信道接收到的N个信道信息值储存在内 存的相应位置，用于送入译码算法。其中N、P和K都必须为自然数且为2的整数次幂，Q为 自然数。
[0094] (12)步骤2,信道信息接收与储存（译码数据准备）。将编码完、经过仿真信道处 理得到的信道接收信息值存入译码器中内存模块的初始值部分，准备用于接下来的节点处 理器模块迭代使用。
[0095] (13)步骤3,迭代译码。该步骤的基本操作是：按照每个时钟周期控制模块产生的 控制信息和地址信息，从内存单元中读取出需要进行处理的输入数据（LLR值），从部分和 模块中取出部分和序列的相对应部分，送入处理器单元，经过处理器单元处理之后，将处理 结果数据（LLR值）存入内存单元对应的区域，完成一级迭代过程。重复操作这个过程n/k 次，完成一次完整的迭代，求出一个码字的估计LLR值。这部分内容主要在处理器模块内实 现，用到的中间数据（LLR值）从内存模块中读取，部分和值从部分和序列中读取。具体操 作步骤如下：
[0096] (131)由于当前译码器的类型为Radix-K极化码译码器，所以每个处理单元需要 的输入数据都是K个。根据控制模块产生的地址信息，从内存模块中取出对应的若干组LLR 值（每组为K个LLR，由于不同阶段极化码译码器并行处理数据的个数不同，所以这里最多 需要P组LLR值，最少需要1组LLR值）。
[0097] (132)取出数据之后，将这些LLR值送入处理器模块，根据控制模块产生的控制信 号对这P组LLR值图10相应的节点处理单元中迭代计算。
[0098] (133)保存处理完数据并决定译码器下一步骤，将处理器模块的输出结果根据控 制模块产生的地址信号存入内存模块的相应区域，用作后续迭代使用。此时需要对输出数 据的个数进行分类：如果输出数据大于K个，表明该码字的一次完整迭代还没有完成，则回 到（131)继续该码字的下一级迭代；如果输出数据为1个，则执行（134);否则，如果输出数 据个数为为Ic (〇 < Ic彡K/2,且I。为2的整数次幂）个，那么执行（135)。
[0099] (134)若步骤（133)中最终的输出只有1个，则说明需要译码的极化码码长为K的 整数次幂，那么该输出则为所需译码码字的LLR值，直接进入步骤4 ;
[0100] (135)若步骤（133)中最终的输出为1。(0 < I。彡K/2,且I。为2的整数次幂）个， 则说明需要译码的极化码码长为2的整数次幂但不是K的整数次幂，那么需要进行输入补 齐操作。如图10中左下角的节点处理单元中所示，将剩余的K-I。个输入用m替代，和（134) 中得到的Ic个输出结果组成最后一级的K个输入，根据控制信号对K个输入值进行相应计 算并最终得到当前译码码字的LLR值，进入步骤4。
[0101] (14)步骤4 :译码判决。将步骤3中得到的某一码字的LLR值送入判决单元进行 硬判决，得到对该子信道码字的一个估计值（即译码结果）。
[0102] (15)步骤5 :部分和更新。处理器模块将步骤4得到的硬判决结果输出给部分和 模块，部分和模块根据控制信息，按照译码算法对储存在寄存器中的部分和序列进行更新。 并将更新完的部分和序列返回译码器，用于后续译码使用。
[0103] (16)步骤6,迭代译码。重复步骤3,并重复步骤3 - 6,对下一个码字进行迭代计 算并判决译码。如果所有码字都已得到判决结果，则译码算法结束。
[0104] 二、为了使本发明的架构特点和实施方式更加清晰，下面参照图8和图14,以待译 码码长为N的基四（Radix-4)极化码为例，介绍基于超前计算的基四极化码的译码步骤：
[0105] (21)步骤1，译码准备：确定用于译码的极化码码长N、采用的半并行译码器中节 点处理器的个数P、译码过程中量化比特数Q和选择的高维基译码算法的基数K = 4。根据 P确定译码器中需要设置的节点处理器的个数；根据N和K确定需要用与储存迭代中生成 的LLR值以及用于存储部分和序列的存储空间大小。同时将从信道接收到的N个信道信息 值储存在内存的相应位置，用于送入译码算法。其中N和P都必须为自然数且为2的整数 次幂，Q为自然数。
[0106] (22)步骤2,信道信息接收与储存：将编码完经过仿真信道得到的信道信息值存 入内存模块的初始值部分，准备用于接下来的译码器迭代使用。
[0107] (23)步骤3,迭代译码：按照每个时钟周期控制模块产生的控制信息和地址信息， 从内存单元中读取出需要进行处理的数据（LLR值），从部分和模块中取出部分和序列的相 对应部分，送入处理器单元，经过处理器单元处理之后，将处理结果数据（LLR值）存入内存 单元对应的区域，完成一级迭代过程。重复操作这个过程2次，完成一次码字的依次完整的 迭代，求出一个码字的估计LLR值。这部分内容主要在处理器模块内实现，用到的中间数据 (LLR值）从内存模块中读取，部分和值从部分和模块中读取。具体操作步骤如下：
[0108] (231)从内存模块中读取数据，由于当前译码器的类型为Radix-4极化码译码器， 所以每个处理单元需要的输入数据都是4个。根据地址信息，从内存模块中取出对应的若 干组LLR值（每组为4个LLR值，由于不同阶段极化码译码器并行处理数据的个数不同，所 以这里最多需要P组4个LLR值，最少需要1组4个数据）。
[0109] (232)取出数据之后，将这些LLR值送入处理器模块，根据控制模块产生的控制信 息对这4个输入值进行相对应的计算（具体4种不同的计算方法为
【发明内容】
中的4个公 式）。
[0110] 如果当前节点SL1(或者L3)节点，那么需要计算3个数值，即L 1节点的输出（或 者1^3节点的输出）以及两个1^2节点的输出（或者两个L 4节点的输出），得到3个处理器输 出结果。
[0111] 如果当前节点SL2(或者L4)节点，那么只需从相应的内存单元中根据部分和序列 选取正确的输出结果即可，此时处理器的输出结果为1个。
[0112] 步骤（232)均在处理器模块中的一个节点处理单元中完成。
[0113] (233)保存处理完数据并决定译码器下一步骤，将处理器模块中所有节点处理单