一种采用新型错误锁定检测电路的延迟锁相环的制作方法
【技术领域】
[0001] 本发明涉及时钟信号产生电路，尤其涉及一种采用新型错误锁定检测电路的延迟 锁相环。
【背景技术】
[0002] 随着集成电路芯片在单位时间内处理数据量的不断增大，要求芯片内部信号处理 的速度相应增加，即时钟频率需要不断增加，因此作为数字集成电路芯片中的关键核心模 块时钟电路，自身的性能指标直接影响着整体芯片性能的实现。为了满足用户对于芯片功 能多样化的需求，出于降低成本的考虑越来越多的模块电路被集成在同一块芯片上。由于 PCB成本与技术的限制，片外时钟难为芯片产生其所需较高频率的时钟，因此在芯片内部设 计时钟电路成为一种必然。
[0003] 锁相环（Phase-Locked Loop，PLL)技术常被用于产生片内高频时钟，同时PLL可 以消除时钟延时。过去的二十年里大多数时钟电路都是基于PLL，随着时钟频率的增加， 时钟抖动成为决定时钟电路性能的重要限制因素。PLL其内部模块压控振荡器（Voltage Controlled Oscillator，VC0)存在的抖动累积，因此更容易受到电源与衬底噪声的影响。
[0004] 与锁相环相比，延迟锁相环（Delay-Locked Loop，DLL)利用开环级联压控延迟线 (Voltage Controlled Delay Line，VCDL)代替了 PLL 中闭环连接的 VC0,因此输入到 DLL 的噪声会在VCDL末端消失，不会引起抖动的累积。因此对于较为理想的参考时钟（抖动较 小），DLL输出时钟能够保持输入时钟的优异性能。此外相比于PLL，DLL还存在诸如更好的 环路稳定性，更简单的电路结构以及更快的锁定时间等优点，受到越来越多的关注与实际 应用。
【发明内容】
[0005] 发明目的：为了克服现有技术中存在的不足，本发明提供一种采用新型错误锁定 检测电路的延迟锁相环，以解决传统延迟锁相环的错误锁定问题，保证正确锁定时间，并且 具有较小的锁定误差。
[0006] 技术方案：为实现上述目的，本发明采用的技术方案为：
[0007] -种采用新型错误锁定检测电路的延迟锁相环，其特征在于：包括错误锁定检测 电路、鉴相器、电荷栗、低通滤波器和电压控制延迟线，其中：所述错误锁定检测电路：检测 电压控制延迟线输出的各相位时钟信号，并根据各相位时钟信号的相位关系将检测信号输 入鉴相器；所述鉴相器：根据参考时钟信号、反馈时钟信号和错误锁定检测电路输出的检 测信号向电荷栗输出充电或放电信号，包括即、即13、010他控制信号；所述电荷栗 ：根据鉴 相器输出的充电或放电信号控制低通滤波器充放电，从而控制电压升高或降低，实现对电 压的控制并将控制电压信号输出给电压控制延迟线；所述低通滤波器：为电容，电容一端 与控制电压连接，电容另一端与地线连接；所述电压控制延迟线：接收参考时钟信号和控 制电压信号，并根据对应于控制电压信号的延迟时间来延迟参考时钟信号，输出多相位时 钟信号，将各相位时钟信号输出给错误锁定检测电路，将第0级相位时钟信号和第8级相位 时钟信号输出给鉴相器；电压控制延迟线包括差分延迟单元。
[0008] 具体的，所述错误锁定检测电路包括第一 D触发器、第二D触发器、第三D触发器、 第四D触发器、第五D触发器、第六D触发器、第一或非门、第一与门、第二与门、第三与门、 第四与门、第五与门和第一或门，各个D触发器的时钟输入端接电压控制延迟线输出的第0 级相位时钟信号OUT。，OUT。采用各个D触发器对电压控制延迟线输出的前6级相位时钟信 号0171\~OUT 6进行采样，各个D触发器的输出信号经过不同组合逻辑生成under信号和 over信号输出给鉴相器，当OUT。占空比由40 %变化到60 %时，可以保证电压控制延迟线延 迟处于能够正确锁定范围。
[0009] 所述错误锁定检测电路对电压控制延迟线输出的相位时钟信号上升沿进行检测： 当参考时钟信号和反馈时钟信号的相位差大于1. 5个时钟周期T时，错误锁定检测电路输 出的over信号为高电平；当参考时钟信号和反馈时钟信号的相位差小于0. 5个时钟周期 T时，错误锁定检测电路输出的under信号为高电平；当参考时钟信号和反馈时钟信号的相 位差在0. 5T~1. 5T范围内，错误锁定检测电路输出的under信号和over信号均为低电平。
[0010] 所述电荷栗中，控制开关采用全差分传输门代替传统的单个M0S管器件，全差分 传输门采用互补型M0S管结构，以减小开关导通电阻随输入电压的变化，并且可根据PM0S 管和NM0S管空穴、电子迀移率不同，对PM0S管和NM0S管的宽长比进行优化调整，从而减小 电荷注入效应的影响；通过减小偏置电路经过电流镜拷贝的充放电电流，以减小电荷栗CP 失配电流值，最终降低电流失配引起的输出相位误差。
[0011] 有益效果：本发明提供的采用新型错误锁定检测电路的延迟锁相环，通过采用错 误锁定检测电路的延迟锁相环能够解决现有的延迟锁相环在宽频范围存在谐波锁定问题， 能够消除谐波锁定且提供具有固定延时的多相位输出；通过采用本发明的电荷栗能够实现 较高的锁定精度。
【附图说明】
[0012] 图1为现有延迟锁相环的系统框图；
[0013] 图2为现有延迟锁相环出现谐波锁定的波形图；
[0014] 图3为本发明延迟锁相环的系统框图；
[0015] 图4为本发明延迟锁相环的工作时序图波形图；
[0016] 图5为本发明延迟锁相环电路中错误锁定检测电路的原理图；
[0017] 图6为本发明延迟锁相环中电荷栗的电路原理图。
【具体实施方式】
[0018] 下面结合附图对本发明作更进一步的说明。
[0019] 一种采用新型错误锁定检测电路的延迟锁相环的系统框图如图3,其工作时序图 如图4 ;该延迟锁相环包括错误锁定检测电路、鉴相器、电荷栗、低通滤波器和电压控制延 迟线，电压控制延迟线包括差分到单端转换电路，电压控制延迟线VCDL将相位时钟信号 OUT。~OUT 6输入错误锁定检测电路，将第0级相位时钟信号OUT。作为鉴相器PFD的参考时 钟输入鉴相器，将最后一级相位时钟〇UT s作为反馈时钟输入鉴相器；错误锁定检测电路用 于根据输入的相位时钟信号OUT。~OUT 6向电荷栗输出under信号或over信号；鉴相器用 于根据输入的参考时钟、反馈时钟及under信号或over信号，并通过输出缓冲电路向电荷 栗CP输出UP、UPb及DN、DNb信号；电荷栗CP用于根据输入的UP、UPb及DN、DNb信号控制 低通滤波器充放电，从而使控制电压Vctrl升高或降低，控制电压Vctr