其特征在于，上述三个以上的模拟分段部各自的上述采样开关组在上述 采样阶段被切换为将上述模拟分段部与输入上述数字信号的输入端子及基准电压连接，在 上述积分阶段被切换为将上述模拟分段部与上述运算部连接，在上述空闲阶段被切换为不 将上述模拟分段部与上述基准电压、上述输入端子以及上述运算部连接。
[0029] 本发明的第八发明所记载的数字-模拟转换装置的特征在于，具备：Δ-Σ调制 器；数据加权平均处理部，其与上述Δ-Σ调制器电连接；以及第六发明或第七发明所记载 的数字-模拟转换器，其与上述数据加权平均处理部电连接。
[0030] 发明的效果
[0031] 在通常的SCF动作中，交替地重复采样阶段和积分阶段。此时，在采样阶段时，不 需要放大器，因此有相当于半个相位的待机时间。
[0032] 根据本发明，利用该待机时间，首先将数字数据进行二分割并对各自的数据速率 进行下采样，与两个数据通路对应地具备两个模拟分段并使两个模拟分段进行时间交叉动 作，由此能够使模拟部的速率相对于原始的过采样的速率（0SR · fs)减半（0SR · fs/2)。
[0033] 在时间交叉DAC中，将在各模拟分段进行DA转换所得到的数据相加，因此从输出 来看的速率与过采样的采样率（0SR · fs)相等。
[0034] 因此，根据本发明，通过上述的时间交叉DAC动作，能够以比以往低的消耗电流实 现A Σ的高OSR化。
【附图说明】
[0035] 图1是SCF型Δ SDC的框图。
[0036] 图2是表示三阶Δ Σ调制器的噪声整形特性以及使OSR加倍时的噪声整形特性 的图。
[0037] 图3A是表示一般的SCF的结构图以及在采样阶段的动作的图。
[0038] 图3B是表不一般的SCF的结构图以及在积分阶段的动作的图。
[0039] 图4是图3A和图3B所示的结构的时序图。
[0040] 图5A是本发明所涉及的时间交叉DAC中的SCF的结构图及其动作说明图。
[0041] 图5B是本发明所涉及的时间交叉DAC中的SCF的结构图及其动作说明图。
[0042] 图6是图5A和图5B所示的结构的时序图。
[0043] 图7是本发明的第三实施方式所涉及的SCF型Δ Σ DC的框图。
[0044] 图8是本发明的第四实施方式所涉及的SCF型Δ Σ DC的框图。
[0045] 图9是图8所示的2抽头模拟FIR以及SCF的结构图。
[0046] 图10是本发明的第五实施方式所涉及的时间交叉DAC中的SCF的结构图。
[0047] 图11是图10所示的结构的时序图。
【具体实施方式】
[0048] 以下，参照【附图说明】本发明的各实施方式。
[0049] 首先，说明一般的SCF的动作。在图3A和图3B中表示一般的SCF的结构图和在 各阶段的动作。另外，在图4中表示图3A和图3B所示的结构的时序图。
[0050] 如图3A和图3B所示，SCF 300具备模拟分段（analog segment)部301、开关SW2 以及运算部302。模拟分段部301包括采样开关组SWl和采样电容组Cs，运算部302包括 积分电容Ci、运算放大器COM以及电容元件CAP。开关SW2被设置在模拟分段部301与运 算部302之间。运算放大器COM的负侧输入端子与开关SW2连接，积分电容Ci并联连接在 运算放大器COM的负侧输入端子与运算放大器COM的输出端子之间。电容元件CAP与运算 放大器COM的输出端子连接。采样开关组SWl和开关SW2通过后述的时钟Φ1被切换到第 一端子tl，通过后述的时钟Φ 2被切换到第二端子t2。
[0051] 如图3A所示，在采样阶段（sample phase)，采样开关组SWl和开关SW2分别被切 换到第一端子tl，将模拟分段部301连接到输入数字输入信号的输入端子与基准电压之 间，采样电容组Cs的电容元件与输入到模拟分段部301的数字输入信号的信号水平相应地 被充电。
[0052] 如图3B所示，在积分阶段（integral phase)，采样开关组SWl和开关SW2被切换 到第二端子t2,将模拟分段部301与运算部302连接，运算放大器302根据采样电容组Cs 的电容元件的充电电压来输出模拟输出信号。
[0053] 如图4所示，使采样阶段和积分阶段分别与具有0SR*fs的周期的时钟Φ1和Φ2 同步，交替地重复各阶段。在Φ1的上升沿开始采样阶段，在Φ2的上升沿开始积分阶段。
[0054] 接着，说明本发明所涉及的时间交叉DAC中的SCF动作。在图5A和图5B中表示 本发明所涉及的时间交叉DAC中的SCF的结构图及其动作。另外，在图6中表示图5A和图 5B所示的结构的时序图。
[0055] 如图5A和图5B所示，本发明所涉及的时间交叉DAC中的SCF 500具备模拟分段 A组、模拟分段B组、第一开关SWa2、第二开关SWb2以及运算部501。模拟分段A组包括第一 采样开关组SW ai和第一采样电容组Cs，模拟分段B组包括第二采样开关组SW B1和第二采样 电容组Cs'，运算部501包括运算放大器C0M、积分电容Ci以及电容元件CAP。
[0056] 第一开关SWa2与模拟分段A组连接，第二开关SWb2与模拟分段B组连接，运算放大 器COM的负侧输入端子与第一开关SW a2及第二开关SW B2连接。积分电容Ci并联连接在运 算放大器COM的负侧输入端子与运算放大器COM的输出端子之间。电容元件CAP与运算放 大器COM的输出端子连接。
[0057] 第一米样开关组SWai和第一开关SW &通过时钟Φ 1被切换到第一端子tl，通过时 钟Φ 2被切换到第二端子t2。第二采样开关组SWbi和第二开关SW 82通过时钟Φ Γ被切换 到第一端子tl'，通过时钟Φ2'被切换到第二端子t2'。为了通过时间交叉动作将数据进 行二分割并对各自的数据单独地进行DA转换，而SCF 500具备模拟分段A组和B组。
[0058] 在时间交叉动作中，如图5A所示，第一采样开关组SWai和第一开关SW&被切换到 第一端子11，第二采样开关组SW bi和第二开关SW B2被切换到第二端子t2 '，模拟分段A组被 分配为采样阶段，模拟分段B组被分配为积分阶段。在图5A所示的结构中，模拟分段A组 与输入数字输入信号的输入端子连接，模拟分段B组与运算部501连接。
[0059] 在接下来的阶段中，如图5B所示，第一采样开关组SWai和第一开关SW& 2被切换到 第二端子t2,第二采样开关组SWbi和第二开关SWB2被切换到第一端子tl'，因此模拟分段A 组切换为积分阶段，模拟分段B组切换为采样阶段。在图5B所示的结构中，模拟分段B组 与输入数字输入信号的输入端子连接，模拟分段A组与运算部501连接。交替地重复进行 图5A和图5B所示的动作。
[0060] 具体地说，考虑使OSR从128倍OSR(以6. 144MHz进行动作）增大到256倍 OSR (以12. 288MHz进行动作）的情况（fs = 48kHz)。首先，将被输入的数字数据Din (256fs、 12. 288MHz)分割为两部分。此时，由于被输入的数字数据Din被分割为一方是第奇数个的 数字数据D ini、另一方是第偶数个的数字数据Din2，因此各数字数据Dini和D IN2的速率能够减 半到128fs = 6. 144MHz。相位关系如图6的时序图所示那样错开半个相位。
[0061]