锁相环系统的制作方法
【技术领域】
[0001]本发明涉及一种锁相环，特别是涉及一种带数字补偿功能的能够消除时钟偏斜的锁相环系统。
【背景技术】
[0002]在SoC系统(System on Chip，片上系统)中的时钟，通常需要产生一系列与时钟源无偏斜的时钟用于后面的系统，然而在时钟的传递过程中不可避免的会产生偏斜(skew)，这时SoC系统通常要求这个偏斜限制在一个较小的指标内，以保证后面的系统中的采样模块有足够的设计裕量。随着系统时钟频率的逐渐提高，对这个偏斜的指标的要求越来越高。
[0003]传统的抗偏斜锁相环(deskew PLL, deskew Phase Locking Loop),就像时钟发生器锁相环，可以产生一个输出时钟锁相参考时钟。然而，与时钟发生器锁相环不同，抗偏斜锁相环的反馈时钟来自一路时钟芯片的配电网络(在时钟发生器锁相环中，反馈时钟由内部锁相环中提供)。抗偏斜锁相环通常用于产生支持芯片外的1接口的时钟。
[0004]传统的抗偏斜锁相环的设计理念通常采用经典的CPPLL (Charge Pump PhaseLocking Loop,电荷泵锁相环)架构，利用PFD(Phase Frequency Detector,鉴频鉴相器)+CP (Charge Pump，电荷泵)理论上无穷大的增益效果消除输出的时钟与输入的时钟源之间的偏斜。但是实际的电路实现中，由于PFD+CP在时域上是非连续的，加上电路本身的非线性，会造成实际情况下只能达到有限的增益，甚至会出现死区(dead zone)等严重问题，最终造成的结果使得抗偏斜锁相环的偏斜指标恶化；如果通过减小电荷泵电流减小偏斜，又会造成电荷泵的噪声贡献恶化，使得设计上面临两难的情况。
[0005]美国专利(US6466078B1)提出针对电荷泵的优化设计，用来减小静态相位差，如图1所示。根据前面提到的传统设计方法，通过减小电荷泵的电流来少量的降低电荷注入、电流失配等等效应带来的影响，但PLL中的电荷泵电流由于有电荷泵/滤波器自身的噪声传递特性以及整个PLL环路的稳定性和带宽设计所约束，难以用来单方面针对相位差进行优化。该专利所提出的设计理念主要针对电荷泵部分进行一些优化设计，利用一些模拟电路上的技巧降低动态开启/关闭过程中的充电/放电电流的失配，但整个电路对电路和版图的匹配性仍然要求较高，并且优化结果随工艺的偏差会有较大差别。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种锁相环系统，用于解决现有技术中传统的抗偏斜锁相环只能带来有限的增益，而该有限的增益消除的时钟偏斜无法达到指标的要求，从而造成抗偏斜锁相环的偏斜指标恶化的问题，或者传统的抗偏斜锁相环通过减小电荷泵的电流以减小时钟偏斜，又会造成电荷泵的噪声贡献恶化的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种锁相环系统，其中，所述锁相环系统至少包括:
[0008]延迟单元，用于延迟参考时钟信号和反馈时钟信号；
[0009]锁相环部件，连接于所述延迟单元，用于基于延迟后的参考时钟信号和反馈时钟信号，输出锁定在所述参考时钟信号的频率和相位上的第一信号。
[0010]优选地，所述延迟单元包括:
[0011]第一可配置逻辑门模块，用于接收并延迟所述参考时钟信号；
[0012]第二可配置逻辑门模块，用于接收并延迟所述反馈时钟信号。
[0013]优选地，所述第一可配置逻辑门模块和所述第二可配置逻辑门模块均采用可微调延迟的逻辑电路或者带控制信号的逻辑电路。
[0014]优选地，所述可微调延迟的逻辑电路至少包括:
[0015]延迟电路，用于延迟所述参考时钟信号或者所述反馈时钟信号；
[0016]逻辑控制信号端，连接于所述延迟电路，用于控制所述延迟电路的开关；
[0017]其中，所述延迟电路包括多组并联连接的延迟电路支路，所述延迟电路支路用于调节所述参考时钟信号或者所述反馈时钟信号的延迟精度，所述逻辑控制信号端根据所述参考时钟信号或者所述反馈时钟信号需要延迟的精度控制各组延迟电路支路的开关。
[0018]优选地，所述延迟电路支路至少包括:第一 P型晶体管，第二 P型晶体管，第一 N型晶体管和第二N型晶体管；所述第一P型晶体管的源极接入电源电压，所述第一P型晶体管的漏极连接所述第二 P型晶体管的源极，所述第二 P型晶体管的漏极连接所述第一 N型晶体管的漏极形成信号输出端，所述信号输出端适于输出延迟后的参考时钟信号或者反馈时钟信号，所述第一 N型晶体管的源极连接所述第二 N型晶体管的漏极，所述第二 N型晶体管的源极接地，所述第二 P型晶体管的栅极连接所述第一 N型晶体管的栅极形成信号输入端，所述信号输入端适于接收所述参考时钟信号或者所述反馈时钟信号，所述第一 P型晶体管和所述第二 N型晶体管的栅极连接所述逻辑控制信号端。
[0019]优选地，所述带控制信号的逻辑电路包括:可变延迟逻辑门电路，用于延迟所述参考时钟信号或者所述反馈时钟信号，并通过对控制信号编程以调整所述参考时钟信号或者所述反馈时钟信号的延迟精度。
[0020]优选地，所述延迟单元适于延迟参考时钟信号和反馈时钟信号，并调节所述参考时钟信号和所述反馈时钟信号的延迟精度，以反向数字补偿所述参考时钟信号和所述反馈时钟信号之间的相位差，所述锁相环部件适于根据延迟后的参考时钟信号和反馈时钟信号之间的相位差，以消除所述参考时钟信号和所述反馈时钟信号的偏斜。
[0021 ] 优选地，所述锁相环系统还包括:
[0022]第一分频器，连接于所述第一可配置逻辑门模块，用于将时钟源的输入时钟信号进行分频，产生输入所述第一可配置逻辑门模块的参考时钟信号；
[0023]第二分频器，连接于所述锁相环部件和所述第二可配置逻辑门模块，用于将所述锁相环部件输出的第一信号进行分频，产生输入所述第二可配置逻辑门模块的反馈时钟信号。
[0024]优选地，所述锁相环部件至少包括:
[0025]鉴频鉴相器，连接于所述延迟单元，用于鉴别延迟后的参考时钟信号和反馈时钟信号之间的频率差和相位差，并产生脉冲控制信号；
[0026]低通滤波器，连接于所述鉴频鉴相器，用于滤除所述鉴频鉴相器输出的脉冲控制信号中的高频分量，并输出控制电压；
[0027]压控振荡器，连接于所述低通滤波器，用于根据所述低通滤波器输出的控制电压产生振荡电压以改变输出信号的频率和相位，并输出锁定在参考时钟信号的频率和相位上的第一信号。
[0028]优选地，所述锁相环部件至少包括:
[0029]鉴频鉴相器，连接于所述延迟单元，用于鉴别延迟后的参考时钟信号和反馈时钟信号之间的频率差和相位差，并产生脉冲控制信号；
[0030]电荷泵，连接于所述鉴频鉴相器，用于根据所述鉴频鉴相器输出的脉冲控制信号产生充电电流和放电电流；
[0031]低通滤波器，连接于所述电荷泵，用于滤除所述鉴频鉴相器输出的脉冲控制信号中的高频分量，并输出控制电压，在所述电荷泵输出充电电流时，所述低通滤波器升高控制电压；在所述电荷泵输出放电电流时，所述低通滤波器降低控制电压；
[0032]压控振荡器，连接于所述低通滤波器，用于根据所述低通滤波器输出的控制电压产生振荡电压以改变输出信号的频率和相位，并输出锁定在参考时钟信号的频率和相位上的第一信号。
[0033]如上所述，本发明的锁相环系统，具有以下有益效果:
[0034]1、本发明通过将延迟单元叠加到锁相环部件中，通过延迟参考时钟信号和反馈时钟信号，反向数字补偿参考时钟信号和反馈时钟信号之间的相位差，以消除参考时钟信号和反馈时钟信号的偏斜，不会影响锁相环部件本身的性能，可以在保证锁相环部件性能的前提下完成所需要的偏斜指标，解决了现有技术中锁相环要在偏斜指标和本身性能之间权衡的困境。
[0035]2、本发明的延迟单元采用可产生高分辨率的延迟步长的可配置逻辑门模块，通过调节所述参考时钟信号和所述反馈时钟信号的延迟精度，以实现对原锁相环锁定下的相位差的精细调节，使得在保证锁相环部件性能的前提下，可以实现1ps?20ps量级的相位锁定。
【附图说明】
[0036]图1显示为现有技术中的电路图。
[0037]图2显示为本发明实施例的锁相环系统框图。
[0038]图3显示为本发明实施例的锁相环系统示意图。
[0039]图4显示为本发明另一个实施例的锁相环系统示意图。
[0040]图5显示为本发明实施例中可微调延迟的逻辑电路的模块示意图。
[0041]图6显示为本发明实施例中可微调延迟的逻辑电路的示例性电路图。
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