一种pcb的制作方法
【技术领域】
[0001]本发明涉及PCB(印制电路板)技术领域，特别涉及一种PCB。
【背景技术】
[0002]随着IC (interchange，集成电路)技术的高速发展，作为IC技术载体的PCB，在进行PCB走线设计时需要满足Intel Spec (因特尔规格)，该Intel Spec规定一个时钟芯片与一个负载相连接。
[0003]为了减少PCB中时钟芯片的使用数量，降低产品开发成本，如图1所示，传统的PCB厂商根据用户需求进行如下PCB走线的定制化设计:将一个单端时钟芯片通过分支链路连接多个负载，其中，每一条分支链路连接一个负载。
[0004]针对该PCB走线设计的一条分支链路(以负载A对应的分支链路为例)上的时钟信号仿真如图2所示，根据负载可以确定其信号仿真中上升沿及下降沿的斜率测量范围、上升沿及下降沿的斜率范围，例如，该斜率测量范围可以包括0.8V-2V，斜率范围可以包括l-4V/ns，即当一个信号的上升沿所用的时间和其下降沿所用的时间范围均在0.3ns至
1.2ns范围之内，上升沿和下降沿所用时间约占整个信号周期的0.05至0.2倍，有效信号传输的时间约为整个信号周期的0.8至0.95倍才能完整传输信号；根据图2可知，在上升沿和下降沿分别对应斜率测量范围中均出现波形上下振荡的非单调状态，其波形震荡的点在斜率测量范围0.8V-2V之间，导致其上升沿和下降沿的斜率均超出负载对斜率的要求范围之外，该信号的上升沿所用时间为1.33ns，其下降沿所用时间为4.3ns，约占整个信号周期的0.5倍，即有效信号传输的时间只占整个信号周期的0.5倍，明显不能完全传递原本需要至少0.8个信号周期才能传递完成的信号，即该技术方案中所传递的时钟信号的完整性受到破坏。
【发明内容】
[0005]有鉴于此，本发明提供了一种PCB，可确保时钟信号的完整性。
[0006]本发明提供了一种PCB，包括:
[0007]—个时钟芯片、多条第一连接线、通过每一条第一连接线与所述时钟芯片相连接的多个负载、以及在每一条第一连接线上对地端接入的电阻。
[0008]进一步的，
[0009]每一条所述第一连接线在连接所述时钟芯片与相对应的负载时的长度值相等。
[0010]进一步的，
[0011]所述第一连接线的长度值取值范围包括:不大于lOOOOmil。
[0012]进一步的，
[0013]所述第一连接线的长度值包括lOOOOmil。
[0014]进一步的，
[0015]每一条所述第一连接线上对地端接入的电阻与相应负载之间的第二连接线的长度取值范围包括:不大于100mil。
[0016]进一步的，
[0017]每一条所述第一连接线上对地端接入的电阻与相应负载之间的第二连接线的长度值包括:1000miI。
[0018]进一步的，
[0019]每一条所述第一连接线上对地接入的电阻，其阻值根据对相应负载进行的信号仿真效果评估确定，和/或，其阻值根据对样品的debug调试确定。
[0020]进一步的，
[0021]所述电阻的阻值包括550欧。
[0022]进一步的，
[0023]每一条所述第一连接线与所述时钟芯片的同一个脚位相连接。
[0024]通过本发明的技术方案，在单端时钟芯片引出多分支链路连接多个负载的情况下，在各分支链路中对地接入一个电阻，以减弱各分支链路的阻抗，可使各分支链路时钟信号震荡的点位于时钟信号上升沿和下降沿定义的两个有效电平之外，即各分支链路的信号上升沿斜率和下降沿斜率满足要求，进而确保时钟信号的完整性。
【附图说明】
[0025]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]图1是现有技术中单端时钟信号连接多负载的拓扑结构图；
[0027]图2是对图1中负载A所接收的信号进行仿真验证的波形图；
[0028]图3是本发明一实施例提供的PCB结构示意图；
[0029]图4是对图3中负载A接收到的信号进行仿真验证的波形图。
【具体实施方式】
[0030]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0031]如图3所示，本发明实施例提供了一种PCB，该PCB可以包括:
[0032]—个时钟芯片、多条第一连接线、通过每一条第一连接线与时钟芯片相连接的多个负载、以及在每一条第一连接线上对地端接入的电阻。
[0033]通过本发明的技术方案，在单端时钟芯片引出多分支链路连接多个负载的情况下，在各分支链路中对地接入一个电阻，以减弱各分支链路的阻抗，可使各分支链路时钟信号震荡的点位于时钟信号上升沿和下降沿定义的两个有效电平之外，即各分支链路的信号上升沿斜率和下降沿斜率满足要求，确保时钟信号的完整性。
[0034]如图3所示，下面以一个时钟芯片通过三条分支链路连接三个负载为例，该三个负载为负载A、负载B和负载C，对本实施例中的PCB进行说明。
[0035]由于时钟信号在连接线上每经过一段距离的传输就会出现一定时间的延迟，在每一条第一连接线不相等时，可能导致不同的负载接收到的信号不同步，如果连接线的距离相差太大，则可能导致较远的负载的反射信号反射至其它较近的负载上，增强较近的负载所接收到的信号强度，而减弱了较远的负载所接收到的信号强度，因此，为了确保各分支链路上的信号强度，使整个链路具有正常的功效，在本发明一个优选实施例中，每一条第一连接线在连接时钟芯片与相对应的负载时的长度值相等。
[0036]需要说明的是，如果不同的负载并不需要保证其接收到的时钟信号与其他负载接收到的时钟信号同步，那么，在本实施例中，可以将每一条第一连接线的长度设置为不同，只需每一条第一连接线所对应的链路能够有一定强度的信号确保其能正常工作即可。
[0037]为了保证各链路都能具备其正常的功效，即各负载都能收到一定强度的信号，在本发明一个优选实施例中，第一连接线的长度值取值范围可以包括:不大于lOOOOmil。例如，在每一条第一连接线的长度值相等时，每一条第一连接线的长度值可以是lOOOOmil，其中，该第一连接线的长度如图3所示的b距离；或长度最长的一条连接线的长度