具有嵌入的t2vadc的混合信号tdc的制作方法

文档序号:9439443
具有嵌入的t2v adc的混合信号tdc的制作方法
【专利说明】
【背景技术】
[0001]本公开涉及电子电路,尤其涉及时间-数字转换器。
[0002]时间-数字转换器(TDC)是将两个信号的跳变时间(transit1n time)之间的差转换成数字信号的电子电路,该数字信号的值与这一定时差成比例。时间-数字转换器可被用于锁相环中用以将参考时钟信号和振荡信号的跳变时间之间的差转换成数字信号,以便将振荡信号的相位锁定到时钟信号的相位。
[0003]简要概述
[0004]时间-数字转换器将参考时钟信号和振荡信号的跳变时间之间的差转换成数字信号,该数字信号的值与这一跳变定时差成比例的。根据本发明的一个实施例,时间-数字转换器包括边沿检测器、时间一电压转换器、以及模数转换器。
[0005]边沿检测器被适配成检测参考时钟信号的每个周期期间振荡信号的最靠近参考时钟信号的边沿的边沿(跳变)。时间一电压转换器被适配成生成模拟信号,该模拟信号的值与振荡信号的检测到的边沿和参考时钟信号的边沿的出现之间的差成比例。模数转换器被适配成将模拟信号转换成数字信号。
[0006]在一个实施例中,时间一数字转换器具有第一和第二差分输出,它们响应于重置信号被充电至预定电压电平。之后,取决于振荡信号的检测到的边沿和参考时钟信号的边沿的相对抵达时间,使得差分输出中的一个差分输出能够被充电至更高电压(或放电至较低电压),而另一差分输出维持在相同的预定电压电平。两个边沿的抵达时间之间的时间段越长,电压增加(或降低)的量就越大。为此,如果参考时钟信号的边沿领先振荡信号的检测到的边沿,则经由第一和第二晶体管在第一差分输出和第一供电电压之间形成导电路径。相反,如果参考时钟信号的边沿滞后于振荡信号的检测到的边沿,则经由第三和第四晶体管在第二差分输出和第一供电电压之间形成导电路径。
[0007]在一个实施例中,时间一数字转换器的第一差分输出经由第五晶体管充电至预定电压电平,并且时间一数字转换器的第二差分输出经由第六晶体管充电至预定电压电平。预定电压电平可以是第二供电电压。
[0008]在一个实施例中,所述第五和第六晶体管是NMOS晶体管,并且其中所述第二供电电压小于所述第一供电电压。在一个实施例中,时间一数字转换器进一步部分地包括第一和第二电容器群。所述第一电容器群中的每一个电容器被适配成响应于第一控制信号群中的不同控制信号而被耦合在所述第一差分输出和所述第二供电电压之间。类似地,所述第二电容器群中的每一个电容器被适配成响应于第二控制信号群中的不同控制信号而被耦合在所述第二差分输出和所述第二供电电压之间。
[0009]在一个实施例中,模数转换器是逐次逼近寄存器(SAR)模数转换器。在这类实施例中,第一和第二电容器群被用于为SAR模数转换器执行采样和保持操作。在这类实施例中,SAR模数转换器进一步包括适配成生成第一和第二控制信号群的控制逻辑。
[0010]在一个实施例中,所述模数转换器进一步包括比较器,所述比较器适配成比较所述时间一电压转换器的所述第一和第二差分输出的电压,并将比较信号供应给所述控制逻辑。所述控制逻辑生成所述时间一电压转换器的输出信号。
[0011 ] 在一个实施例中,边沿检测器包括缓冲器群和可变电容器。通过改变所述可变电容器中的一个或多个可变电容器的电容,跨缓冲器的子集中的每一个缓冲器的延迟被调整成基本等于振荡信号的周期的预定分数。边沿检测器进一步包括触发器群,所述触发器群的各时钟端接收数个缓冲器的输出信号。
[0012]一种用于将参考时钟信号和振荡信号的跳变时间之间的差转换成数字信号的方法,该方法包括,在所述参考时钟信号的每个周期期间,检测所述振荡信号的在时间上最接近于所述参考时钟信号的跳变的跳变,将第一和第二差分输出充电至第一供电电压,响应于所述第一时段期间所述参考时钟信号的跳变,在所述第一差分输出和第二供电电压之间形成第一导电路径,响应于与所述第一时段不重叠的所述第二时段期间所述振荡信号的检测到的边沿,在所述第二差分输出和所述第二供电电压之间形成第二导电路径,生成与这些跳变时间之间的差成比例的模拟信号,以及将所述模拟信号数字化。
[0013]一种数字控制锁定环路,部分地包括鉴相器、环路滤波器、数控振荡器、以及时间一数字转换器。鉴相器被适配成检测参考信号的相位和环路信号的相位之间的差以生成相位误差信号。环路滤波器被适配成滤除来自相位误差信号中的噪声的高频分量。数控振荡器被适配成响应于经滤波的相位误差信号生成振荡信号。时间-数字转换器将参考时钟信号和振荡信号的跳变时间之间的差转换成表示环路信号的数字信号。
[0014]附图简述
[0015]藉由示例解说了本公开的各方面。在附图中,类似的参考标号指示类似元件,并且:
[0016]图1是根据本发明的一个示例性实施例的时间一数字转换器的框图。
[0017]图2A是根据本发明的一个示例性实施例的时间一数字转换器的示意图。
[0018]图2B是与图2A的时间一电压转换器相关联的数个信号的时序图。
[0019]图3是根据本发明的另一示例性实施例的图1的时间一电压转换器的示意图。
[0020]图4是根据本发明的一个示例性实施例的图1的时间一电压转换器的示意图。
[0021]图5是根据本发明的一个示例性实施例的图1的模数转换器的简化框图。
[0022]图6A是根据本发明的一个示例性实施例的设置在图1的边沿检测器中的可调整延迟链的示意图。
[0023]图6B是与图6A的可调整延迟链相关联的数个信号的时序图。
[0024]图7A是根据本发明的一个示例性实施例的设置在图1的边沿检测器中的逻辑电路的不意图。
[0025]图7B和7C是与图6A的逻辑电路相关联的数个信号的时序图。
[0026]图8是根据本发明的一个示例性实施例的实施时间一数字转换器的数字锁相环的框图。
[0027]图9示出了根据本发明的一个实施例的将一对信号的跳变时间之间的差转换成数字电压的流程图。
[0028]详细描述
[0029]现在将关于附图来描述若干解说性实施例,这些附图形成本文的一部分。尽管以下描述了其中可实现本公开的一个或多个方面的特定实施例,但可以使用其它实施例并且可作出各种修改而不会脱离本公开的范围。
[0030]图1是根据本发明的一个示例性实施例的时间一数字转换器(TDC)50的框图。TDC 50被示为部分地包括边沿检测器100、时间一电压转换器(T2V) 150、以及模数转换器(ADC)300 ο
[0031]边沿检测器100被适配为接收振荡信号DCO 10,以及具有比信号DCO 10更长时间周期的参考时钟信号FREF 12。因此,在信号FREF 12的每个周期期间,在信号DCO 10上出现多次跳变(边沿)。在一个实施例中,在信号FREF 12的每个周期期间,边沿检测器100滤除所有DCO 10的信号边沿,除了在该周期中在时间上最靠近信号FREF 12上升沿(或下降沿)的那个DCO 10上升沿(或下降沿)。被检测为在时间上最靠近信号FREF 12的上升沿(或下降沿)的DCO 10信号边沿被作为输出信号CKV 14来供应。信号FREF 12的对应边沿由边沿检测器100作为输出信号REF 16来供应。在另一实施例中,在信号FREF 12的每个周期期间,边沿检测器100可检测第二靠近FREF 12信号边沿的DCO 10边沿。在又一其它实施例中,在每个周期期间,边沿检测器100检测满足与FREF 12边沿的预定关系的DCO 10边沿。在所有这些实施例中,检测到的DCO 10边沿被作为输出信号CKV 14来供应。
[0032]T2V转换器150被适配成生成与信号CKV 14和REF 16的跳变时间(边沿)的差成比例的电压。因此,信号CKV 14和REF 16的跳变之间的时间差(延迟)越长,跨T2V转换器150的输出节点OUT 18和0UT_B 20生成的差分电压就越大。信号RESET (重置)26被用于对输出节点OUT 18和0UT_B 20的电压充电至预定电压电平,如以下进一步描述的。ADC 300被适配成将其从输出节点OUT 18、0UT_B 20接收的差分电压转换成一对差分N位数字信号B[1:N]22和BB[1:N]24。ADC 300可以是逐次逼近寄存器(SAR)ADC0
[0033]图2A是根据本发明一个示例性实施例的其中设置了 T2V转换器200的TDC 75的示意图。T2V 200 (其是图1的T2V 150的一个实施例)被示为包括晶体管202、204、206、212、214、216、电容器220、222、以及反相器208和218。图2B是与图2A的T2V转换器200相关联的数个信号的时序图。
[0034]同时参考图2A和2B,信号RESET 26分别经由PMOS晶体管202和212将输出节点OUT 18和0UT_B 20重置为供电电压VDD。电容器220、222保留存储在节点OUT 18、0UT_B 20处的电荷。在图2B中,在时段(TO-Tl)期间,信号RESET 26被示为低,从而致使节点OUT 18和0UT_B 20被重置为供电电压VDD。
[0035]如果信号REF 16的上升沿在信号CKV 14的对应上升沿之前抵达,则晶体管214和206导通,从而提供从节点0UT_B 20到接地的导电路径,而节点OUT 18处的电压维持在供电电压VDD。在图2B中,信号REF 16的上升沿252出现在时间Tl,并且信号CKV 14的上升沿出现在时间T2。因为Tl先于T2出现,在时段(T2-T1)期间,节点0UT_B 20被经由晶体管214和206从其高电压电平VDD放电至较低的电压电平VI。然而,因为在时段(T2 —Tl)期间晶体管204维持断开,因此节点OUT 18维持在VDD。节点0UT_B 20的电压电平从VDD到Vl的压降取决于时段(T2-T1)。换言之,信号REF和CKV的对应边沿的抵达之间的延迟越长,节点0UT_B的电压电平的压降就越大。
[0036]类似地,如果信号REF 16
再多了解一些
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