双串式数模转换器(dac)和相关电路、系统以及方法
【专利说明】双串式数模转换器(DAC)和相关电路、系统以及方法
[0001]优先权串请
[0002]本申请涉及于2013年3月15日提交的题为“双串式数模转换器(DAC)和相关电路、系统以及方法”的美国专利申请序列号N0.13/834，041，所述美国专利申请全部内容通过引入合并于此。
[0003]相关申请
[0004]本申请涉及于2013年3月15日提交的题为“极性补偿双串式数模转换器(DAC)和相关电路、系统以及方法”的美国专利申请序列号N0.13/834，184，所述美国专利申请全部内容通过引入合并于此。
技术领域
[0005]本发明的领域涉及双串式数模转换器(DAC)，尤其涉及设置在其中的初级分压器和次级分压器的互连和切换。
【背景技术】
[0006]数模转换器(DAC)是一种把数字码转换为表示性模拟信号的装置。例如，转换后的模拟信号可以是先前由模数转换器(ADC)转换为数字码的原始模拟信号的重新构造。ADC和DAC的共同用途是将媒体装置(例如，电视、蜂窝电话、MP3播放器等)的声频和视频信号从模拟符号表示转换成数字信号表示，或者相反。
[0007]一种类型的DAC是双串式DAC。相比较单电阻器串式DAC，双电阻器串式DAC (又被称为“双串式DAC”)需要更少的电阻器和开关来将数字码转换成模拟信号表示。双串式DAC包含产生数字码的粗略转换的第一电阻器串。双串式DAC的第二电阻器串产生从第一电阻器串接收的数字码的粗略转换的更精细插值，以提供给出数字码的模拟信号表示的输出电压。例如，如果双串式DAC经配置以把六(6)位二进制数字码转换成六十四(64)个独特的转换(即，26个转换)，那么双串式DAC的每个电阻器串可以每个包含八(8)个电阻器，总共十六(16)个电阻器，与在单串式DAC中设置的六十四(64)个电阻器不同。
[0008]例如，图1示出示例性双串式DAClO (本文称为“DAC10”)。DAClO通过在初级分压电路12 (本文称为“初级分压器12”)两端施加接收到的输入电压Vin来工作。初级分压器12通过将初级电阻器串14中的多个初级电阻器R(O)-R(N-1)两端的输入电压Vin在初级电阻器R(O)-R(N-1)之间的节点的所选电阻器节点对队(O)-队(N)处分压来提供粗略电压(即，模拟信号)值。例如，如果N等于十六(16)，这意味着初级分压器12提供的初级电阻器R(O)-R(N-1)的数量总共为十六(16)。在这个实例中，初级分压器12提供十六(16)个独特的初级分电压，这可以通过提供给初级分压器12用于转换的数字码的四(4)个二进制位来选择。例如，数字DAC输入码15的各个位(以下称作“DAC输入码15”)用于选择初级电压，如图1所示。在这个实例中，DAC输入码15的最高有效的N位用于选择初级电压。粗略的初级分电压值由初级开关单元16选择，初级开关单元16选择一对初级开关U(0)-U(2N-1)来选择初级电阻器串14中的多个所选电阻器节点对队(O)-NJN)当中的所选的电阻器节点对队，以选择一个初级分电压作为所选的粗略的初级分电压vp。此所选的粗略的初级分电压Vp施加在次级分压电路18(本文称为“次级分压器18”)两端。
[0009]继续参考图1，次级分压器18设置在DAClO中，并经配置以将所选的粗略的初级分电压Vp进一步划分成多个更精细的次级电压。在此方面，次级分压器18包括多个次级电阻器Rs (O)-Rs (Y-1)以形成次级电阻器串20。与初级电阻器串14类似，次级电阻器串20将来自初级分压器12的所施加的初级电压分成更精细的内插的次级电压。由于初级电压被施加在次级电阻器串20的两端，所以次级输出电压Vciut通过次级分压器开关22来选择。例如，如果Y等于三十二(32)，即在次级分压器18中设置的次级电阻器Rs(O)-Rs(Y-1)的数量总共为三十二(32)个，那么次级分压器18将提供三十二(32)个独特的次级分电压。所述三十二(32)个独特的次级分电压可通过提供给次级分压器18的五(5)个二进制数字码位来进行选择。例如，用于选择次级电压的DAC输入码15的各个位可以包括DAC输入码15的五(5)位最低有效位(LSB)。更精细的内插次级电压值通过选择电阻器节点Not*次级分压器开关22选择。所选的电阻器节点N JA次级电阻器串20中的电阻器节AN OT(0)-NSJY)当中选择，以提供表示转换后的DAC输入码15的最终次级输出电压V-。
[0010]如图1所示，当所选的粗略的初级分电压Vp被施加在DAClO中次级分压器18的次级电阻器串20的两端时，所选的初级电阻器R(O)-R(N-1)被布置为与次级电阻器串20并联。所选的初级电阻器R(O)-R(N-1)与次级电阻器串20的并联布置通常将改变所选的初级电阻器R (O) -R (N-1)的有效电阻特性。改变后的有效电阻特性的效果对所选的粗略初级分电压Vp进行调节，由此将对于DAC输入码15而言不正确的所选粗略初级分电压V p提供给次级电阻器串20。为了防止次级电阻器串20改变所选的初级电阻器R(O)-R(N-1)两端的所选的粗略的初级分电压Vp，设置隔离电路VF1、VF2。
[0011]继续参考图1，隔离电路VFl、VF2被设置在初级电阻器串14与次级电阻器串20之间。在本实例中，隔离电路VFl、VF2是运算放大器。运算放大器VFl、VF2中的每一个被配置为电压跟随器模式，以保持被施加在本实例中的次级电阻器串20两端的所选的粗略的初级分电压Vp。运算放大器VF1、VF2通过将初级分压器12的电流与次级分压器18隔离，来保持次级电阻器串20两端的理想电压。将初级分压器12与次级分压器18隔离的效果是保持初级分压器12的原始电阻特性，从而在DAClO的初级分压器12和次级分压器18上保持可预测的线性分压。然而，设置运算放大器VF1、VF2的代价是，增加面积使用、功耗和因为运算放大器VF1、VF2需要稳定时间而性能变慢。
【发明内容】
[0012]在【具体实施方式】中公开的实施例包含双串式数模转换器(DAC)以及相关电路、系统和方法。在本文所公开的实施例中，双串式DAC的初级分压器由至少一个调节电路组成。所述调节电路经配置以响应于初级开关单元选择所选的电阻器节点对，在次级分压电路两端保持所选电阻器节点对的理想电压。以这种方式，双串式DAC的初级分压器与次级分压电路之间不需要阻抗隔离。由此，作为非限制性实例，，在用于双串式DAC的集成电路(IC)上的面积可以减小，双串式DAC的功耗可以降低，和/或双串式DAC可由于不需要稳定时间而提尚性能。
[0013]在此方面，在一个实施例中，提供了一种双串式DAC的初级分压器。双串式DAC的初级分压器包括具有总电阻的初级电阻器串。所述初级电阻器串包括多个电阻器节点，所述多个电阻器节点经配置以将施加在所述初级电阻器串两端的DAC输入电压分成多个分电压电平。初级开关单元经配置以接收DAC输入码，并且在多个电阻器节点电路当中选择一电阻器节点电路。所述电阻器节点电路包括基于所述DAC输入码在所述初级电阻器串的所述多个电阻器节点当中选择的电阻器节点对，以将所述选择电阻器节点对两端的分电压电平耦合到所述双串式DAC的次级分压电路。所述初级分压器进一步包括至少一个调节电路，所述至少一个调节电路包括至选择电阻器节点的至少一个第一部分电阻。所述至少一个调节电路经配置以响应于所述初级开关单元选择所述选择电阻器节点对，在所述次级分压电路两端保持所述选择电阻器节点对的理想电压。保持所述理想电压无需所述初级分压器与所述次级分压电路之间的阻抗隔离。以这种方式，作为非限制性实例，在用于DAC的集成电路(IC)上的面积可以减小，DAC的功耗可以降低，和/或DAC可由于不需要稳定时间而提尚性能。
[0014]在另一个实施例中，提供一种双串式数模转换器DAC的初级分压器，其用于对一系列电阻节点两端的总电压进行分压。所述初级分压器包括用于对具有总电阻的初级电阻器串两端的总电压进行分压的装置。所述初级电阻器串包括多个电阻器节点，所述多个电阻器节点经配置以将施加在所述初级电阻器串两端的DAC输入电压分为多个分电压电平。所述初级分压器进一步包括用于选择电阻器节点电路的装置，所述电阻器节点电路包括在所述初级电阻器串的所述多个电阻器节点当中选择的电阻器节点对。所述用于选择电阻器节点电路的装置是基于DAC输入码，以将所述选择电阻器节点对两端的分电压电平耦合到所述双串式DAC的次级分压电路。所述初级分压器进一步包括用于调节选择电阻器节点的电阻的装置。所述用于调节电阻的装置包括至少一个第一部分电阻，以响应于初级开关单元选择所述选择电阻器节点对，在所述次级分压电路两端保持所述选择电阻器节点对的理想电压。
[0015]在另一个实施例中，提供一种用于在双串式数模转换器DAC中进行分压的方法。所述方法包括:对所述总电压进行分压，并且初级电阻器串具有总电阻。所述初级电阻器串包括多个电阻器节点，所述多个电阻器节点经配置以将施加在所述初级电阻器串两端的DAC输入电压分为多个分电压电平。所述方法进一步包括:选择电阻器节点电路，所述电阻器节点电路包括基于DAC输入码在所述初级电阻器串的所述多个电阻器节点当中选择的电阻器节点对，以将所述选择电阻器节点对两端的分电压电平耦合到所述双串式DAC的次级分压电路。所述方法进一步包括:响应于初级开关单元选择所述选择电阻器节点对，用至少一个第一部分电阻调节选择电阻器节点的电阻，以在所述次级分压电路两端保持所述选择电阻器节点对的理想电压。
【附图说明】
[0016]图1是示例性双串式数模转换器(DAC)的方框图，所述示例性双串式数模转换器包含作用为粗略分压器的初级分压电路，以及对从初级分压电路选择的粗略电压进行内插以产生数字码的模拟信号表示的次级分压电路；
[0017]图2是调节电路的示例性概括表示，所述调节电路可以设置在双串式DAC中，其中所述调节电路经配置以向所选的电阻器节点电路提供部分电阻，以在次级分压电路两端保持所选的电阻器节点对的理想电压；
[0018]图3是示例性双串式DAC，其包含调节电路，调节电路包括初级电阻器和部分电阻器，其中调节电路经配置以在次分压电路两端保持初级分压电路所提供的理想电压，而在初级分压电路与次分压电路之间不需要阻抗隔离；
[0019]图4是示例性双串式DAC，其包含调节电路，调节电路经配置以向所选的电阻器节点电路提供部分电阻，以在次分压电路两端保持所选的电阻器节点对的理想电压；
[0020]图5是图4中双串式DAC的示例性过程的流程图，其将DAC输入码转换成表示性的模拟信号，同时在次分压电路两端保持所选的电阻器节点对的理想电压；
[0021 ] 图6是另一示例性双串式DAC，其包含图3的双串式DAC中的调节电路的可替代的调节电路；
[0022]图7是另一示例性双串式DAC，其包含图3的双串式DAC中的调节电路的可替代的调节电路，其中所述调节电路中的一个经配置以重新配置电压轨节点与所选的电阻器节点对之间，以及接地轨节点与所选的电阻器节点对之间的初级电阻器的耦合，来在次分压电路两端保持所选的电阻器节点对的理想电压；
[0023]图8A是示例性电路图，示出图6的示例性双串式DAC的电阻配置，其中双串式DAC的初级分压电路由DAC输入码零(O)控制；
[0024]图8B是示例性电路图，示出图6的示例性双串式DAC的电阻配置，其中双串式DAC的初级分压电路由DAC输入码二(21Q)控制；
[0025]图9是示例性双串式DAC，其包含第一调节电路和第二调节电路，经配置以向所选的电阻器节点电路提供部分电阻。第一调节电路和第二调节电路经配置以保持所选的电阻器节点对的理想电压，第一调节电路耦合在电压轨与所选的电阻器节点对之间，并且第二调节电路耦合在接地轨与所选的电阻器节点对之间；
[0026]图10是示例性双串式DAC，其包含至少一个第一调节电路作为所选的电阻器节点对的一部分，并且其他调节电路耦合在初级电阻器串的电压轨与接地轨之间，其中结合的调节电路经配置以在次分压电路两端保持所选的电阻器节点对的理想电压；
[0027]图11是另一示例性双串式DAC，其包含图9的双串式DAC中的调节电路的可替代调节电路，其中示例性双串式DAC配置初级开关单元以分享耦合的部分电阻；
[0028]图12是另一示例性双串式DAC，其包含图9的双串式DAC中的调节电路的可替代调节电路，其中双串式DAC配置初级开关单元来分享耦合的部分电阻；
[0029]图13是另一示例性双串式DAC，其包含图9的双串式DAC的调节电路中的可替代调节电路，其中双串式DAC配置初级开关单元来分享至少一个第一调节电路中的每个；
[0030]图14是另一示例性双串式DAC，其包含图9的双串式DAC的调节电路中的可替代调节电路，其中双串式DAC配置初级开关单元来分享至少一个第一调节电路中的每个，其中示出具有多个次分压器的可替代配置；
[0031]图15是另一示例性双串式DAC，其包含:至少一个第一调节电路，被配置作为耦合到初级分压电路的电流源；以及第二调节电路，经配置以可控制地在初级电阻器串的总电阻中包含至少一个第二部分电阻，其中组合的调节电路经配置以在次分压电路两端保持所选的电阻器节点对的理想电压；
[0032]图16是示例性双串式DAC，其被用于示出当为初级分压电路中的每个所选的电阻器节点设置的初级开关计数减少时，示例性的极性与单调性问题；
[0033]图17是双串式DAC的次级分压电路的示例性概括表示，其经配置以接收DAC输入码和极性指示符，并且被用于对相应次级开关的选择进行控制，所述次级开关用于选择更精细的电压输出，所述电压输出将作为双串式DAC的DAC电压输出提供；
[0034]图18是图17的双串式DAC的示例性一般过程的流程图，其用于对在次级分压电路中的相应次级开关的选择进行控制，所述开关用于选择更精细的电压输出，所述电压输出将作为双串式DAC的DAC电压输出提供；
[0035]图19是双串式DAC的示例性次级分压电路，其中次级分压电路包含极性逻辑开关单元，经配置以感测初级分压电路中的极性变化，以保持双串式DAC的单调性；
[0036]图20是示出DAC输入码和图18的次级分压电路的相应次级开关选择的示例性逻辑表，相应次级开关选择用以保持双串式DAC的极性和单调性；
[0037]图21是双串式DAC的另一示例性次级分压电路，其中次级分压电路经配置以感测初级分压电路输出的极性变化，并且使用多路复用器和解码器来调节开关逻辑，以保持双串式DAC的单调性；
[0038]图22是DAC输入码和图20的次级分压电路的相应次级开关选择的示例性逻辑表，相应次级开关选择用以保持双串式DAC的极性和单调性；以及
[0039]图23是示例性基于处理器的系统的方框图，所述系统可以包含根据本文所公开的实施例的双串式DAC，包含但不限于图2-22的双串式DAC。
【具体实施方式】
[0040]现参考附图，其描述本公开的若干示例性实施例。本文使用术语“示例性”表示“作为实例、例子或举例”。本文描述的作为“示例性”的任何实施例不一定解释为与其他实施例相比是优选的或更有利的实施例。
[0041]详细描述中所公开的实施例包含双串式数模转换器(DAC)及相关电路、系统和方法。在本文所公开的实施例中，双串式DAC的初级分压器由至少一个调节电路组成。所述调节电路经配置以响应于初级开关单元选择所选的电阻器节点对，在次级分压电路两端保持所选电阻器节点对的理想电压。以这种方式，在双串式DAC的初级分压器与次级分压电路之间不需要阻抗隔离。由此，作为非限制性实例，用于双串式DAC的集成电路(IC)的面积可以减少，双串式DAC的功耗减少，和/或因为不需要被去除的阻抗隔离电路的稳定时间，双串式DAC因而可以提尚性能。
[0042]其他实施例描述如下，并且通过图15-22中的实例进行说明，其包含极性补偿双串式数模转换器(DAC)以及相关电路、系统和方法。在本文公开的实施例中，双串式DAC的次级分压器包含开关逻辑单元。所述开关逻辑单元经配置以补偿双串式DAC中的极性变化，以保持双串式DAC的单调性。具有单调性的双串式DAC是指，双串式DAC将数字输入码转换成表示性的模拟输出电压，所述模拟输出电压根据数字输入码的给定增量变化发生上升(或保持不变)或下降(或保持不变)。如果需要DAC以线性方式将数字码转化成表示性的模拟信号，则可能需要单调性。所述开关逻辑单元经配置以在多个次级开关当中选择次级开关，以基于极性指示符以及DAC输入码对来自初级分压器的输入电压进行分压，以保持单调性。次级开关中的每个与次级分压器的次级电阻器串中的电阻器节点连接。因而，作为非限制性实例，双串式DAC可以免除为初级电阻器串中的每个电阻器节点设置两个开关来保持其单调性的需要。
[0043]在结合图15-22描述极性补偿双串式DAC的实施例之前，将首先结合图2_14描述经配置以在次级分压电路两端保持所选电阻器节点对的理想电压的双串式DAC的实例。
[0044]在此方面，图2示出示例性双串式DAC28，其经配置以在次级分压电路两端保持所选电阻器节点对的理想电压。可以在次级分压电路两端保持所选电阻器节点对的理想电压，而无需在初级分压电路与次级分压电路之间设置阻抗隔离。在此方面，在此实施例中的双串式DAC28包括耦合到次级分压电路32的初级分压电路30。初级分压电路30在本文中被称为“初级分压器30”。次级分压电路32在本文中被称为“次级分压器32”。初级分压器30对DAC输入电压Vda。—ιη33进行分压，以提供粗略的初级输出电压Vp，粗略的初级输出电压Vp将被施加到粗略的初级输出电压端子340，360两端，初级输出电压端子340，360分别耦合到次级分压器32的次级DAC输入电压端子341，361。次级分压器32对粗略初级输出电压Vp进行分压，以提供DAC输出电压V out380
[0045]继续参考图2，初级分压器30包括初级电阻器串40和初级开关单元42。DAC输入电压Vda。—ιη33由电压轨节点Vtop44与接地轨节点Vbc]t46之间的电压组成。DAC输入电压Vda。—ιη33被施加在初级电阻器串40两端，初级电阻器串40根据本实例中DAC输入码15的最高有效位(MSB)码48进行分压。MSB码48包括DAC输入码15的多个最高有效N个二进制输入位。在此实例中，MSB码48控制初级开关单元42。初级开关单元42经配置以选择电阻器节点电路47，电阻器节点电路47由在此实例中所选的电阻器节点对Nji)49组成。所选的电阻器节点对队(i) 49包括所选的第一电阻器节点队(i) H50和所选的第二电阻器节点队⑴L52。电阻器节点队(i)L52将被用于表示所选的电阻器节点对队(i)49中的较低电阻器节点，在较低的所选电阻器节点队(i)L52处的电压具有比配对的较高的所选电阻器节点Nr(i)H50较低的相对电压。所选的电阻器节点对Nr(i)49包括基于MSB码48的较低的所选电阻器节点队(i)L52以及较高的所选电阻器节点队(i)H50。位于较低的所选电阻器节点Nr⑴L52以及较高的所选电阻器节点队⑴H50处的所选电阻器节点对队⑴49的电压作为次级DAC输入电压端子341，361两端的次级DAC输入电压Vsee ιη提供给次级分压器32。如下所述，次级分压器32将施加在次级DAC输入电压端子341，361两端的次级DAC输入电压Vsec ιη分压成次级更精细的电压，次级更精细的电压以模拟的方式表示转换后的DAC输入码15ο
[0046]继续参考图2，在理想初级电阻器串中所选的电阻器节点对Nr(i)49处的分电压是DAC输入电压Vdae ιη33除以初级电阻器串40的初级电阻器数量的函数。在这样的理想初级电阻器串中，如果诸如次级分压器32等辅助或次级负载电路没有失真或非线性变化，则所选电阻器节点对队(i)49处的电压将被称为理想电压Vldeal(未示出)。继续参考图2，如果在没有设置中间隔离电路的情况下，初级分压器30与次级分压器32耦合在一起，则所选电阻器节点对队(i)49处的实际电压Vaetual(未示出)将不同于理想电压Vldeal，这是因为次级分压器32的次级负载将直接与初级分压器30耦合而无隔离。因而，次级分压器32的电阻特性将改变所选电阻器节点对队(i) 49两端的电阻或使其失真。
[0047]继续参考图2，为了调节在初级电阻器串40直接耦合到次级分压器32而无隔离时产生的次级负载，在本实例中，初级电阻器串40包含第一调节电路54。在本实例中，第一调节电路54包含初级电阻Rp56以及至少一个第一部分电阻RfMel58。在图2_14中，第一调节电路54将包括电阻器节点电路47。因而，正如下文更加详细的讨论，当初级电阻器串40直接耦合到次级分压器32而无隔离时，部分电阻Rfrael58与所选电阻器节点对Nr(i)49两端的电阻耦合。所选的部分电阻Rfl^58的欧姆值被选择以补偿并提供所选电阻器节点对队(i) 49两端的电阻，如同次级分压器32被隔离或没有耦合到初级分压器30时一样。因而，保持初级分压器30根据所选电阻器节点对队(i)49向次级分压器32提供的理想电压Vldea1因此，在具有图2中的第一调节电路54的情况下，无需在初级分压器30与次级分压器32之间设置隔离电路来保持理想电压VldMl。从图4开始，这在下文将更加详细的进行讨论。继续参考图2，现详细讨论将所选的粗略初级分电压Vp进一步分压成DAC输出电压Vout38。
[0048]继续参考图2，粗略初级输出电压端子340，360两端的粗略初级输出电压Vp施加到次级分压器32两端。次级分压器32包括次级电阻器串60和次级开关单元64 (或者称为“次级分压器开关64”)。次级分压器32经配置以接收粗略初级输出电压端子340，360处的粗略初级输出电压Vp，作为施加在次级DAC输入电压端子341，361两端的次级DAC输入电压Vsee ιη。次级分压器32进一步经配置以接收LSB码66。在此实例中，基于DAC输入码15的最低有效位(LSB)码66选择DAC输出电压V-38。LSB码66也称为“次级DAC输入码66”。LSB码66控制次级开关单元64，次级开关单元64经配置以选择来自于所选次级电阻器节点Nsr (O) -Nsr (Y-1)的DAC输出电压ν_38，其中Y = LSB码66。
[0049]当初级分压器30与次级分压器32无需阻抗隔