一种混合型puf电路的制作方法
【技术领域】
[0001] 本发明涉及一种PUF电路，尤其是涉及一种混合型PUF电路。
【背景技术】
[0002] 物理不可克隆函数电路（PUF)利用芯片制造过程不可控的随机性变化，生成低成 本的密钥信息，将其应用于IC身份验证中，来防止克隆、模仿和伪造电路等。在实际的加密 技术中，PUF电路通过提取芯片的纹理特征生成无限多个特有的密钥信息，可用于器件的身 份验证和安全应用程序，能够提高系统安全性和可靠性，已被广泛应用于安全领域和防伪 芯片。此外，单个PUF电路的数据必须易于提取，即使已知它的电路结构和制造过程，也无 法复制出相同的输出数据。电路行为级的偏差包括制造过程偏差和电路参数（例如，延迟、 阈值电压、电阻值和电流），利用这些偏差的变化构造不同类型的PUF电路。Lim在CMOS电 路下提出基于金属线和晶体管随机延时的判决型PUF电路。Ying设计128位、I. 6pJ/bit、 稳定性达96%的芯片识别PUF电路。Mathew设计一种采用内置扫描链输出基于电路时延 的物理不可克隆函数电路（DScanPUF)。Alvarez研究65纳米工艺下不稳定数据〈2 %，且单 位输出能耗为15fJ的PUF电路。关于新型PUF电路的研究呈逐渐增长的趋势。
[0003] 目前，PUF电路经常遇到的攻击以模型攻击和机器学习攻击为主。如何应对这些 攻击来提高PUF电路的安全性是目前PUF电路重要的研究方向。众所周知，上电初始值PUF 电路和判决型PUF电路由于其自身的优势，成为硅PUF电路中为使用最广泛、最有效的PUF 类型。上电初始值PUF电路在应对模型攻击方面具有优异的效果，但是应对机器学习攻击 的效果一般；而判决型PUF电路在应对机器学习攻击方面具有优异的效果，但是应对模型 攻击方面的效果一般。究其原因，上述两种PUF电路可靠性和随机性都不太高，难以同时防 御模型攻击和机器学习攻击。
[0004] 鉴此，结合上电初始值PUF电路和判决型PUF电路来设计一种具有较高的可靠性 和随机性的混合型PUF电路，由此提高PUF电路同时防御模型攻击和机器学习攻击的能力 具有重要意义。
【发明内容】
[0005] 本发明所要解决的技术问题是提供一种具有较高的可靠性和随机性的混合型PUF 电路，该混合型PUF电路可以防御模型攻击和机器学习攻击的能力均较强。
[0006] 本发明解决上述技术问题所采用的技术方案为：一种混合型PUF电路，包括基本 PUF电路和控制PUF电路，所述的基本PUF电路为判决型PUF电路；
[0007] 所述的基本PUF电路包括判决器和η位延迟电路，所述的判决器具有第一输入端、 第二输入端和输出端，所述的延迟电路由两个延迟电路单元组成，所述的延迟电路单元具 有第一输入端、第二输入端、输出端和使能端，两个延迟电路单元分别为第一延迟电路单元 和第二延迟电路单元，所述的延迟电路中第一延迟电路单元的第一输入端和第二延迟电路 单元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路中第 一延迟电路单元的第二输入端和第二延迟电路单元的第二输入端连接且其连接端为所述 的延迟电路的第二输入端，所述的延迟电路中第一延迟电路单元的输出端为所述的延迟电 路的第一输出端，所述的延迟电路中第二延迟电路单元的输出端为所述的延迟电路的第二 输出端，η为大于等于2的整数；
[0008] 第m位延迟电路的第一输出端和第m+1位延迟电路的第一输入端连接，第m位延 迟电路的第二输出端和第m+1位延迟电路的第二输入端连接，第η位延迟电路的第一输出 端与所述的判决器的第一输入端连接，第η位延迟电路的第二输出端与所述的判决器的第 二输入端连接；m = 1，2，…，η-1 ;
[0009] 所述的控制PUF电路包括η位控制信号产生电路，第2k+l位控制信号产生电路为 寄存器，第2j位控制信号产生电路为上电初始值PUF电路，所述的寄存器用于存储并输出 外部输入的控制信号；当11为奇数时，1^ = 0，1，2，*"，（11-1)/2;」=1，2，*"，（11-1)/2;当 η为偶数时，k = 0，l，2，…，（n-2)/2;j = 1，2，一,11/2;第g位控制信号产生电路的输出 端分别与第g位延迟电路中第一延迟电路单元的使能端和第二延迟电路单元的使能端连 接，g = 1，2，…，η ;
[0010] 第1位延迟电路的第一输入端和第二输入端连接且其连接端为所述的混合型PUF 电路的输入端，所述的判决器的输出端为所述的混合型PUF电路的输出端。
[0011] 所述的上电初始值PUF电路包括第一 PMOS管、第二PMOS管、第三PMOS管、第四 PMOS管、第一 NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管 和第七NMOS管；
[0012] 所述的第一 PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源 极和所述的第四PMOS管的源极连接且其连接端接入电源；所述的第一 PMOS管的栅极和所 述的第四PMOS管的栅极连接且其连接端为所述的上电初始值PUF电路的复位端，所述的第 一 PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第一 NMOS 管的漏极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第六NMOS管的 漏极连接；
[0013] 所述的第六NMOS管的源极为所述的上电初始值PUF电路的输入端，所述的第六 NMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第一 NMOS管的源极和所述的第二 NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第四NMOS管的源极和所述的第五 NMOS管的漏极连接，所述的第五NMOS管的源极接地，所述的第二PMOS管的栅极、所述的第 三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第一 NMOS管的栅极、所述的第二NMOS 管的栅极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第七NMOS 管的源极为所述的上电初始值PUF电路的输出端，所述的第三NMOS管的源极和所述的第四 NMOS管的漏极连接，所述的第五NMOS管的栅极为所述的上电初始值PUF电路使能端。该上 电初始值电路采用PMOS双端预充电技术，预充电速度快，同时其采用NMOS管堆叠方式，降 低电路的漏电流。
[0014] 所述的延迟电路单元包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、 第九PMOS管、第十PMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第^^一 NMOS管、第 十二NMOS管、第十三NMOS管、第一反相器和第二反相器；
[0015] 所述的第五PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源 极和所述的第十PMOS管的源极连接且其连接端接入电源；
[0016] 所述的第五PMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述 的延迟电路单元的第一输入端，所述的第八PMOS管的栅极和所述的第十一 NMOS管的栅极 连接且其连接端为所述的延迟电路单元的第二输入端，所述的第五PMOS管的漏极、所述的 第八NMOS管的漏极、所述的第六PMOS管的漏极和所述的第九NMOS管的漏极连接，所述的 第六PMOS管的栅极和所述的第一反相器的输出端连接，所述的第一反相器的输入端和所 述的第九NMOS管的栅极连接，所述的第七PMOS管的漏极、所述的第十NMOS管的漏极、所述 的第十PMOS管的漏极和所述的第十三NMOS管的漏极连接且其连接端为所述的延迟电路 单元的输出端，所述的第八NMOS管的源极和所述的第十NMOS管的源极均接地；所述的第 九NMOS管的源极和所述的第十NMOS管的栅极连接，所述的第六PMOS管的源极和所述的第 七PMOS管的栅极连接，所述的第八PMOS管的漏极、所述的第十一 NMOS管的漏极、所述的第 十二NMOS管的漏极和所述的第九PMOS管的漏极连接，所述的第十二NMOS管的栅极和所 述的第二反相器的输入端连接，所述的第二反相器的输出端和所述的第九PMOS管的栅极 连接，所述的第十二NMOS管的源极和所述的第十PMOS管的栅极连接，所述的第十三NMOS 管的栅极和所述的第九PMOS管的源极连接，所述的第十一 NMOS管的源极和所述的第十三 NMOS管的源极均接地。该延迟电路单元利用NMOS管和PMOS管的阈值损失，增加工艺偏差 对单级延迟电路的作用。
[0017] 所述的判决器包括第^^一 PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS 管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第十四 NMOS管、第十五NMOS管、第十六NMOS管、第十七NM