锁相回路锁定指示器的制造方法
【专利说明】锁相回路锁定指示器
[0001]相关串请案的交叉参考
[0002]本申请案主张2013年2月22日申请的第61/767，980号美国临时申请案的权益，所述临时申请案的全部内容宛如全文陈述般以引用的方式并入本文中。
技术领域
[0003]本发明涉及锁相回路，且特定来说，涉及锁相回路锁定指示器。
【背景技术】
[0004]锁相回路(PLL)电路为产生输出信号(其相位相对于输入参考信号的相位为恒定)的反馈系统。除了同步信号之外，锁相回路可产生频率，所述频率为输入频率的倍数。
[0005]举例来说，图1中展示典型的PLL电路100。PLL 100包含相位检测器(PFD) 102、电荷栗104、回路滤波器106及VC0 108。相位检测器102将所述输入信号与反馈信号作比较。PFD 102检测参考信号Fref与反馈信号之间的相位及频率中的差异并基于所述反馈频率滞后于还是领先于所述参考频率而产生“向上”U或“向下”D控制信号。这些“向上”或“向下”控制信号分别确定VC0 108需要以较高还是较低频率操作。
[0006]PFD 102将这些“向上”及“向下”信号输出到电荷栗104。如果电荷栗104接收到向上信号，那么将电流驱动到回路滤波器106中。相反地，如果其接收到向下信号，那么从回路滤波器106汲取电流。
[0007]回路滤波器106将这些信号转换为用以偏置VC0 108的控制电压。基于所述控制电压，VC0 108以较高或较低的频率振荡，此影响反馈时钟的相位及频率。如果PFD 102产生向上信号，那么所述VC0频率增加。向下信号降低所述VC0频率。一旦所述参考时钟与所述反馈时钟具有相同的相位及频率，VC0 108就稳定下来。回路滤波器106通过从电荷栗消除短时脉冲波干扰(glitch)且防止电压过冲来过滤掉抖动。
[0008]在一些实施方案中，在反馈路径中提供分频器110。负反馈迫使从相位检测器102输出的误差信号接近零。此刻，反馈分频器输出110及所述参考频率处于相位及频率锁定(即，对准)，PLL被认为处于锁定状态。
[0009]PLL电路常常用于集成处理器及微控制器中以提供内部系统时钟。可使用外部或内部时钟确定组件(例如，晶体或RC(电阻器-电容器)组件)。所述晶体可具有相对低的振荡频率且使用所述PLL电路以使此基础频率加倍到用于提供内部高频率系统时钟的基础频率的倍数。然而，当电路通电时，PLL电路并非立即稳定。
[0010]在一些应用中，希望了解PLL何时锁定(稳定)。根据常规的锁定检测器，PLL经由使用计数器(一个在输入时钟上且一个在反馈时钟上)且检查所述两个计数器具有相同的计数来确定为锁定。然而，在许多情况中，漏掉一个计数对于锁定是十分宽松的准则；所要的锁定比其严格的多。
【发明内容】
[0011]根据一些实施例，提供电路以指示锁相回路(PLL)的输出信号的划分缩小版本何时具有足够接近输入参考时钟信号的频率的频率，其中所述电路评估PLL相频检测器(PFD)的输出信号以确立所述PLL被锁定到所述输入参考时钟的程度。
[0012]在一些实施例中，所述电路将所述PFD向上加向下脉冲的持续时间与所述非向上加非向下脉冲的持续时间作比较。在一些实施例中，所述电路可操作以确立所述PFD向上加向下脉冲何时比所述非向上加非向下脉冲的特定分数小。在一些实施例中，通过所述电路中所使用的晶体管的大小来确立所述分数大小。在一些实施例中，通过数字输入(特定来说，通过编程)确立所述分数大小。在一些实施例中，所述电路具有由电流输入(其产生偏置电压)及被配置为电容器的一组CMOS晶体管所控制的响应速度。在一些实施例中，所述电路可操作以与任何CMOS技术一起使用，不管特征大小如何。在一些实施例中，电路可操作以与使用相频检测器的任何PLL架构一起使用以产生加速及减速脉冲。在一些实施例中，所述电路可操作以促进使用PLL的系统芯片的启动时间缩短。在一些实施例中，所述电路可操作以检测PLL已失锁，借此改善系统安全性。
[0013]根据实施例的锁相回路电路包含:第一相位检测电路，其具有第一向上及向下输出；第二相位检测电路，其具有第二向上及向下输出；及锁定电路，其经配置以接收所述第一向上及向下输出及所述第二向上及向下输出，且从所述第一向上及向下输出及所述第二向上及向下输出确定所述锁相回路锁定到参考时钟的程度。
[0014]在一些实施例中，所述第一向上及向下输出为向上及向下脉冲且所述第二向上及向下输出为非向上及非向下脉冲。在一些实施例中，所述锁定电路经配置以将向上加向下脉冲的持续时间与所述非向上加非向下脉冲的持续时间作比较。在一些实施例中，当所述持续时间比所述参考时钟的预定分数小时所述锁定电路确定锁定已发生。在一些实施例中，所述分数的值根据以下确定:(Tvub+Tvdb)X(l+lxA0b+2xAlb+4xA2b)/8 = (Tvuu+Tvdn)X 8。在一些实施例中，所述锁相回路包含输入时钟周期计数器，所述输入时钟周期计数器经配置以阻止针对当准确度设定为高时的第一持续时间及当准确度设定为低时的第二较长持续时间指示锁定。
[0015]根据实施例的用于锁相回路的锁定检测电路包含电路，所述电路经配置以从一或多个相位检测器接收第一向上及向下输出及第二向上及向下输出，且从所述第一向上及向下输出及所述第二向上及向下输出确定所述锁相回路被锁定到参考时钟的程度。在一些实施例中，所述第一向上及向下输出为向上及向下脉冲且所述第二向上及向下脉冲为非向上及非向下脉冲。在一些实施例中，所述电路经配置以将向上加向下脉冲的持续时间与所述非向上加非向下脉冲的持续时间作比较。在一些实施例中，当所述持续时间比所述参考时钟的预定分数小时所述电路确定锁定已发生。在一些实施例中，所述分数的值根据以下确定:(Tvub+Tvdb)X(l+lxA0b+2xAlb+4xA2b)/8 = (Tvuu+Tvdn)x 8。在一些实施例中，提供输入时钟周期计数器且所述输入时钟周期计数器经配置以阻止针对当准确度设定为高时的第一持续时间及当准确度设定为低时的第二较长持续时间指示锁定。
[0016]根据实施例的用于确定锁相回路电路中已发生锁定的方法包含:将向上加向下脉冲的持续时间与非向上加非向下脉冲的持续时间作比较；以及当所述持续时间比参考时钟的预定分数小时确定锁定已发生。在一些实施例中，所述分数的值根据以下确定:(Tvub+Tvdb)X(l+lxA0b+2xAlb+4xA2b)/8 = (Tvuu+Tvdn)x 8。在一些实施例中，所述方法包含阻止针对当准确度设定为高时的第一持续时间及当准确度设定为低时的第二较长持续时间指示锁定。
[0017]当结合以下描述及附图考虑时，将更好了解及理解本发明的这些及其它方面。然而，应理解，当指示本发明的多种实施例及其众多特定细节时，以下描述以说明的方式(而非限制性的)给出。可在不背离本发明的精神的情况下在本发明的范围内做出许多替代、修改、附加物及/或重新布置，且本发明包含所有此类替代、修改、附加物及/或重新布置。
【附图说明】
[0018]附图形成本说明书的一部分，且包含附图是为了描绘本发明的某些方面。应注意，图中所说明的特征并不一定按比例绘制。通过结合附图参考以下描述将获得对本发明及其优点的更完全理解，附图中相似的元件符号指示相似的特征，且其中:
[0019]图1为典型的PLL电路的实例的框图。
[0020]图2说明实例时钟准确度准则。
[0021]图3为根据实施例的包含向上/向下评估的实例PLL电路的框图。
[0022]图4为根据实施例的示范性PLL电路的框图。
[0023]图5为根据实施例的实例锁定电路的图。
[0024]图6为根据实施例的计数器及锁定阻止电路的实例。
[0025]图7为根据实施例的偏置产生器电路的实例。
[0026]图8为根据实施例的锁定电路的实例框图。
[0027]图9为根据实施例的具有偏置产生器的实例锁定电路。
【具体实施方式】
[0028]参考在附图中所说明的且在以下描述中详细说明的示范性(且因此非限制)实施例更全面地解释本发明及多种特征及其有利细节。然而，应理解，尽管详细的描述及特定实例指示优选的实施例，但仅通过说明的方式而非限制的方式给定所述详细的描述及特定实例。可省略对已知编程技术、计算机软件、硬件、操作平台及协议的描述不致不必要地模糊本发明的细节。所属领域的技术人员从本发明将了解基本发明性概念的精神及/或范围内的多种替代、修改、附加物及/或重新布置。
[0029]根据多种实施例，在PLL电路中提供输出信号以指示输出时钟在目标频率处的到达及稳定性。因此，根据多种实施例，可提供电路以检测及指示锁相回路何时已达到目标频率。此不需要系统运用计数器(其必须设定到比实际PLL稳定时间更长的持续时间且通过另一振荡器计时)。此有效地使所述系统达到高性能操作所需的时间最小化且提供优于常规装置的改进