一种用于集成电路的数字延时实现方法及电路的制作方法
【技术领域】
[0001]本发明涉及集成电路技术领域，特别是涉及一种用于集成电路的数字延时实现方法及电路。
【背景技术】
[0002]目前，数字延时电路的实现一般是根据输入时钟个数，完成延迟功能，无需电阻电容元件，通过数字设计top-down流程即可实现。主要可以分为以下3种实现方式:
[0003]1.D触发器级联方法，如图1所示。该方法中，包括N个级联的D触发器，每级D触发器的反向输出端QN连接至该级输入端D，同时该D触发器输出端Q与下一级D触发器的时钟输入端CK相连，第一级D触发器时钟输入端CK连接至时钟输入端口 CLK，由此，每经过I级D触发器，时钟周期扩展为原来的2倍，经过N级D触发器后，即可实现2NXTpCT1C]d时长的延时，其中TpCT1C]d为输入时钟周期，N为D触发器级联个数。该方法占用面积小，设计简单，但对延时时间有限制，只能实现2NXTpCT1C]d时长的延时。
[0004]2.直接计数方法，如图2所示。该方法中，包括N位加法器、N位寄存器和N位比较逻辑；首先根据延时时长Tdelay与时钟周期T PCT1C>；|定计数目标M，其中M = [T delay/Tper1d]或M= [Tdelay/TpCTicJ+l (四舍五入)，并将M由十进制转换为二进制bN A 2...13。，假定位数为N，其中b ]为0或1，0彡j彡N-l，bN1= I。而后选择相应的N位加法器、N位寄存器以及比较逻辑结构，按图2所示连接即可实现延时功能。该方法可以实现nXTpCT1C]d时长的延时，其中TpCT1C]d为输入时钟周期，η为任意自然数。但是该方法占用面积大，对于η较大的延时应用，需采用的加法器位数较多，面积大，逻辑延迟大，不适用于时钟速度较快延时较长的应用。
[0005]3.先将时钟通过D触发器分频后再采用直接计数的方法，如图3所示。该方法与直接计数方法的区别在于先将时钟通过D触发器级联的方式完成分频，从而增大时钟周期，降低计数目标，进而达到减少加法器与逻辑比较结构位数的目的。该方法为上述两种方法的折中，虽降低了加法器及相关组合逻辑电路的面积，但其延时时间也存在一定的限制，为nXTpCT1C]dX2N，其中TpCT1C]d为输入时钟周期，η为任意自然数，N为D触发器级联个数，计数目标为η X 2ν，必须为偶数。当计数目标为奇数时该方法不再适用。
【发明内容】
[0006]本发明针对现有技术存在的缺陷，提供一种用于集成电路的数字延时实现方法及电路，不仅可以实现nXTpCT1J寸长的延时，TpCT1C]d为输入时钟周期，η为任意自然数，同时大大减小了加法器位数，降低了组合逻辑面积，缩短了逻辑延迟。
[0007]本发明的技术方案是:
[0008]1.一种用于集成电路的数字延时实现方法，其特征在于，包括以下步骤:
[0009]I)根据延时时间Tdelay与时钟周期T pCT1C]d确定延时总数M:M = [T delay/Tper1d]或M=[Tdelay/Tper1d]+l (四舍五入)，并将M由十进制转换为二进制码bN丨...bj...hb。，位数为N，其中b#0或1，0彡j彡N-l,bN 1= I ;
[0010]2)确定计数目标U:将M转换成的二进制码bN i...bj...hb。的b.j= I前的系数记作U,，并将所有系数加和得到总数U，U即为计数目标；将U由十进制转换为二进制码bP1...bx...hb。，位数为P，其中匕为0或1，0彡i彡P-l，bp I ;
[0011 ] 3)根据得到的计数目标U，通过计数步长变化的分频方式分频后再采用直接计数的方法，以实现nXTpCT1C]d时长的延时，T pCTlcld为输入时钟周期，η为任意自然数。
[0012]2.所述步骤2)中，将M转换成的二进制码bN1..-b,-.*13山。按照需要进行降位，降位完成后，将b,= I前的系数记作U ,，并将所有系数加和得到总数U，U即为计数目标。
[0013]3.所述进行降位的方式优选从最高位开始降位，使计数目标U = 2P-lo
[0014]4.所述步骤3)中，根据U从十进制转换为二进制码bP1...4...的位数为P，选择相应的计数模块，并根据M转换成的二进制数组{bN1，bN 2...b1; b0}完成降位后的新数组{軌，U0b0} (z ( N-1)中bz的系数U z的标号z确定分频的D触发器级联的个数，再选用相应的多路选择器模块，计数时选择级联的D触发器的不同输出，实现计数步长变化的级联D触发器分频。
[0015]5.所述计数模块是通过运用verilog硬件描述语言，通过数字电路top-down流程生成的寄存器模块、加法器模块和比较逻辑模块。
[0016]6.所述多路选择器模块为2P选I多路选择器模块。
[0017]7.所述级联D触发器与多路选择器模块之间按照一定规则连接，具体步骤如下:
[0018]步骤a)根据步骤2)中的b,= I的标号j选出D触发器对应的输出端，若标号j =0，即是指需要选择未经分频的外部输入到D触发器的时钟输入端；若1^= I前系数U 1，则将该输出端分出相应数量的支路；
[0019]步骤b)将步骤a)中选出的级联D触发器中标号最大的输出端连接至多路选择器标号为“I”的输入端，若在步骤a)中该输出端存在多条支路，则依次向后排列，直至所有支路全部连至多路选择器输入端；而后将选出的标号第二大的输出端连接至多路选择器后续输入端，连接方式同上，其余以此类推；多路选择器标号为“O”的输入端与标号为“ I ”的输入端连接端口相同，多路选择器其余未连接的输入端可以根据情况连接至固定高电平或者地端。
[0020]8.一种用于集成电路的数字延时电路，其特征在于，包括计数模块、多路选择器和级联的D触发器，所述计数模块包括加法器、寄存器和比较逻辑，所述加法器的输出端连接寄存器的输入端，所述寄存器的输出端分别连接比较逻辑的第一输入端、加法器模块的第一输入端和多路选择器的控制端，所述寄存器的CK时钟输入端连接多路选择器的输出端，所述多路选择器的多路输入端按照一定规则分别连接至各级D触发器的输出端或时钟输入端，用于计数时选择级联的D触发器的不同输出，变换计数模块的计数步长；所述比较逻辑的输出端还连接与加法器的第二输入端连接的2选I多路选择器的控制端，当比较逻辑的两输入端数据相同时，通过2选I多路选择器控制将加法器的第二输入端输入变为0，表示寄存器中的数据不再变化，同时表示延时结束；所述比较逻辑的第二输入端用于输入计数目标U的二进制码。
[0021]9.所述多路选择器为/选I多路选择器，所述2 P选I多路选择器具有0、……、2P-1个输入端，所述多路选择器与级联的D触发器的连接规则是级联的D触发器中最末一级标号最大的输出端连接至多路选择器标号为“ I”的输入端，若该输出端存在多条支路，则依次向后排列；而后将标号第二大的输出端连接至多路选择器后续输入端，连接方式同上，其余以此类推；多路选择器标号为“O”的输入端与标号为“I”的输入端连接端口相同，多路选择器其余未连接的输入端根据情况连接至固定高电平或者地端。
[0022]10.所述加法器也可由减法器替代，如若替换为减法器，需将寄存器的初始值从“O”替换为由二进制码表示的计数目标U，并将比较逻辑B输入端输入的计数目标U的二进制码替换为“O”。
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