消除比较器延迟的振荡电路的制作方法
【技术领域】
[0001]本发明涉及模拟电路设计领域，特别涉及一种可消除比较器延迟的振荡电路。
【背景技术】
[0002]能够产生振荡电流的电路叫做振荡电路，其在电子科学技术领域中得到广泛地应用，如通信系统中发射机的载波振荡器、接收机中的本机振荡器、医疗仪器以及测量仪器中的信号源等。振荡器的种类很多，按信号的波形来分，可分为正弦波振荡器和非正弦波振荡器。正弦波振荡器产生的波形非常接近于正弦波或余弦波，且振荡频率比较稳定；非正弦波振荡器产生的波形是非正弦的脉冲波形，如方波、矩形波、锯齿波等。
[0003]请参阅图1，图1所示为现有技术中常用的双电容振荡电路结构示意图。如图所示，该环形振荡电路通常包括4个开关(两个K开关和两个KB开关)、两个电容C1和C2、两个比较器C0MP以及一个逻辑单元LOGIC。其中，开关K和开关KB是两个相反的信号，它们使4个开关分成两组，两个K开关为一组，两个KB开关为另外一组；一组闭合时另一组一定断开，即当两个K开关打开时，两个KB开关一定断开，反之，当两个KB开关打开时，两个K开关一定断开。
[0004]假设两个K开关打开时，则恒流电流源I向电容C1充电，电容C1的上极板电压VI上升，当电压VI大于参考电压VREF时，两个比较器C0MP的输出翻转，逻辑单元LOGIC中K和KB信号改变，CLK信号产生一个上升(或下降)沿，电压VI通过开关KB放电到地，同时电流源I开始对电容C2充电，如此循环，便产生时钟信号CLK。
[0005]请参阅图2，图2为现有技术中双电容振荡电路所产生的电压V1、V2和时钟信号CLK的波形示意图。如图所示，当电压VI或电压V2在到达VREF后仍然上升一段时间，这是由于比较器C0MP的延迟造成的。电压VI或电压V2在到达VREF后仍然上升一段时间，这会使输出时钟信号CLK的频率降低。同时，这一段延时时间无法预测，其受到温度和工艺等因素的影响，使得时钟信号CLK的输出频率变化较大，这就是造成非正弦振荡器的频率往往稳定度不高的原因。
[0006]因此，需要消除因比较器延迟所产生的影响。
【发明内容】
[0007]为达成上述目的，本发明提供一种消除比较器延迟的振荡电路，其通过消除比较器延迟带来的影响，能够得到频率更加稳定和准确的时钟信号CLK幅度和时钟信号CLK信号频率。
[0008]为达成上述目的，本发明的技术方案如下:一种消除比较器延迟的振荡电路，包括一个恒流电流源、每组由N个开关组成的三组开关、N个电容值相等的电容Q-C；、比较器、减法器以及一个逻辑模块；所述N个电容Q-C；的上极板分别对应连接第一组开关Sn_S1N的一端、第二组开关S21_S2J^—端以及第三组开关S31_S3N的一端，下极板接地；所述比较器的正输入端连接所述第一组开关Sn-S1N的另一端和所述恒流电流源之间的节点并接收该节点处的电压Vp、负输入端接收参考电压vREF;所述减法器的输出端连接所述第二组开关s 21-s2N的另一端、第一输入端连接所述第三组开关S31-s3d^另一端、第二输入端接收所述参考电压VREF;K述第一组开关S n_S1N分别由控制信号Q 1-QN控制其通断，所述第二组开关S 21-S2N分别由控制信号Qn、Q「Qn:控制其通断，所述第三组开关S 31_^分别由控制信号Q N p Qn、Q「Qn 2控制其通断，其中所述控制信号1_(^轮流置为高电平且同一时间仅有一个为高电平；所述逻辑模块的输入端连接所述比较器的输出端，其根据所述比较器的输出信号产生所述控制信号Q「QN;当控制信号L为高电平时，所述恒流电流源向所述电容1充电使其上极板电压VP升高，当所述电容C i的上极板电压V P升高至大于所述参考电压V REF使所述比较器的输出翻转时，所述逻辑模块将控制信号Q1+1或Q 1+1N置为高电平，其余控制信号置为低电平，以使所述减法器的第一输入端接收所述电压VP，并将电压VP-VREF输出至所述电容C 1+2或C1+2 上极板；N为大于等于3的正整数；i为小于等于N的正整数。
[0009]优选的，所述减法器由模拟加法器、运算放大器或开关电容电路构成。
[0010]优选的，所述比较器由双端输入单端输出的运算放大器构成。
[0011 ] 优选的，所述逻辑模块由移位寄存器、二进制计数器组成。
[0012]优选的，所述三组开关均为M0S晶体管。
[0013]优选的，每组所述开关由3个开关组成。
[0014]从上述技术方案可以看出，本发明提供的消除比较器延迟的振荡电路的设计，将电容从电压VP_VREF而非0开始充电，由此抵消了比较器的延迟，有效降低了因延迟导致的对振荡频率的影响。
【附图说明】
[0015]图1所示为现有技术中常用的双电容振荡电路结构示意图；
[0016]图2为现有技术中双电容振荡电路结构所产生的电压V1、V2和时钟信号CLK的波形示意图；
[0017]图3为本发明一实施例消除比较器延迟的振荡电路的示意图；
[0018]图4为本发明一实施例消除比较器延迟的振荡电路的控制信号与电容上极板电压的波形示意图；
[0019]图5为本发明一实施例消除比较器延迟的振荡电路的比较器正相输入端电压VP和输出电压的波形示意图。
【具体实施方式】
[0020]为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
[0021]在本说明书中及在权利要求书中，应理解当一元件被称为“连接”到另一元件或与另一元件“相连”时，其可直接连接，或可存在介入元件。
[0022]请参阅图3，图3为本发明一实施例消除比较器延迟的振荡电路的示意图。振荡电路包括一个恒流电流源1、三组开关Sn?S 13、S21?S 23、S31?S 33,3个电容值相等的充放电电容比较器C0MP、减法器以及一个逻辑模块。3个电容(；-(:3上极板分别对应连接第一组开关Sn-S13的一端、第二组开关S 21_523的一端以及第三组开关S 31-S33的一端，下极板接地。第一组开关sn-s13的另一端连接恒流电流源I。第二组开关s21-s2j^另一端连接减法器的输出端V.，第三组开关s31-s33的另一端连接减法器的第一输入端VIN，减法器的第二输入端接收参考电压VREF。比较器COMP的正输入端连接恒流电流源I和第二组开关s21-s23之间的节点P，接收该节点P的电压νΡ，比较器COMP的负输入端接收参考电压VREF，当电压VP大于V REF时，比较器COMP输出高电平，否则输出低电平，如图5所示。第一组的三个开关Sn_S13分别由控制信号Q pQpQs控制其通断，第二组的三个开关S 21_S23分别由控制信号Q 3、Qn Q2控制其通断，第三组开关S 31^33分别由控制信号Q2、Q3、Qi控制其通断。其中，控制信号Q1、Q2、Q3轮流置为高电平且同一时间仅有一个为高电平。逻辑模块的输入端连接比较器的输出端，根据比较器的输出产生控制信号Qp Q2、Q3和时钟信号CLK。
[0023]需要注意的是，本实施例中充放电电容的数量为3个，相应地每组开关也具有3个开关，这样所需器件数量较少，占用的面积也较少。但在其他实施例中，电容和每组开关的数量也可