一种用于异步电路四相位握手协议的非对称延时装置的制造方法

文档序号:9550871
一种用于异步电路四相位握手协议的非对称延时装置的制造方法
【技术领域】
[0001 ] 本发明属于微电子学与固体电子学的超大规模集成电路,涉及一种非对称延时装置,尤其是一种用于异步电路四相位握手协议的非对称延时装置。
【背景技术】
[0002]现代集成电路设计中,通常采用消除了全局时钟信号的异步电路。异步电路利用数据发送级和数据接收级之间的握手协议,解除了全局时钟信号对电路性能的限制,从而能够发挥每一级数据处理电路的最高性能。
[0003]图1即为简单的异步电路结构示意图,其中Ca和Cb为组合电路,用于实现本级流水线的运算功能。RjPRb代表寄存器,用于存放本级流水线的运算结果。CjPRi且成流水线的第一级,Cb和Rb组成流水线的第二级。ctrl_a和ctrl_b分别为第一级流水线和第二级流水线的控制单元。控制单元能够接受前一级流水线发出的请求信号并给出反馈信号,同时产生驱动本级寄存器的本地时钟信号,并向后一级流水线发出请求信号并接受后一级流水线的反馈信号。
[0004]异步电路中通常采用四相位握手协议,利用电平高低表示请求信号,易于电路的设计实现。四相位握手协议的过程如图2所示,req信号代表某一级控制模块发出的请求信号,ack代表该控制模块接收到的反馈信号。
[0005]例如图1中所示电路,第一级流水线控制单元ctrl_a接收到前一级流水线发来的req请求信号后,产生本地时钟信号将接收到的数据存放到寄存器&中,并将ack反馈信号置为1,表明该请求已经被接收,同时产生req请求信号送给第二级流水线。第二级流水线控制单元ctrl_b接收到req请求信号,若Rb处于空闲状态,则crtl_b就会立即产生本地始终信号clk_b将数据锁存在Rb中。前一级流水线收到ack反馈信号则将req请求信号置为0,对req信号进行复位,第一级流水线据此将ack反馈信号置为0,对ack信号进行复位。
[0006]在这种异步电路中,RJ?出的数据到达R b的输入端之前,会首先经过组合电路C b进行一系列运算,而组合逻辑Cb的延时是不可忽略的。因此,在四相位握手协议中,当请求信号由低电平变为高电平时,表明有新的请求信号产生,此时需要采用delay单元对组合逻辑电路Cb进行延时匹配;而当请求信号由高电平转变为低电平时,表明对整个握手信号进行复位,此时电路中仅有控制部分工作,而数据运算部分无任何有效工作,因此,请求信号由高电平变为低电平的过程无需进行延时匹配。也就是说,delay单元需要对输入信号的上升沿进行延时,而对于信号的下降沿则可以无延时快速传输,即实现非对称延时。专利文献CN1855080A中公开了一种常用的非对称延时单元。如图3所示,其中A为输入信号,Y为输出信号。输入信号A分为两路,一路直接接到二输入“与门”的一个输入端II,而另一路信号则首先经过延时单元dlyl后再接至二输入“与门”的另一个输入端10。如图4所示,通过调节dlyl单元的延时tl,可以调节该电路对输入信号A的上升沿的延时tl+t2,对下降沿的延时为t2。即该电路对于输入信号A的上升沿和下降沿的传输延时是不对称的。
[0007]但是,在异步电路中,需要加快握手协议中的信号复位过程,当数据发送端接收到数据接收端返回的ack信号复位消息后,应当可以立即发送新的请求,从而提高信号处理的效率。在这种情况下,如图4所示,由于A信号第二个上升沿与第一个下降沿之间的延迟时间t3〈tl,即第二个上升沿到来之前,电路中的信号b未达到稳定状态,电路也因此失去了对A信号第二个上升沿的长延迟特性,该延时单元的非对称特性将会消失。因此,现有的这种延时单元无法用于实现异步电路的四相位握手协议。

【发明内容】

[0008]鉴于目前非对称延时电路用于异步电路四相位握手协议时所存在的问题,本发明提出一种新的非对称延时装置,在实现非对称延时功能的同时,可以对异步电路的后续数据处理请求作出快速反应,从而解决一般非对称延时电路延时特性失效的问题。
[0009]本发明提供一种用于异步电路四相位握手协议的非对称延时装置,其特征在于,所述非对称延时装置包含延时逻辑电路和反馈控制电路,其中,所述延时逻辑电路的输入端与输入的对称控制信号连接;所述反馈控制电路包含第一输入端、第二输入端以及第三输入端,所述第一输入端与输入的对称控制信号连接,所述第二输入端与所述延时逻辑电路的输出端连接,所述第三输入端与所述非对称延时装置的输出端反馈连接,所述反馈控制电路根据第一输入端和第二输入端的输入以及第三输入端的反馈输入,在输出端产生一非对称控制信号。
[0010]其中,所述非对称延时装置输出的非对称控制信号的上升沿,与输入的对称控制信号的上升沿之间的延迟时间为tl ;所述非对称延时装置输出的非对称控制信号的下降沿,与输入的对称控制信号的下降沿之间的延迟时间为t2,其中t2〈tl。
[0011]其中,输出的非对称控制信号出现下降沿后,输入的对称控制信号的下降沿与下一个上升沿之间的延迟时间为t3,其中t3〈tl。
[0012]其中,所述延时逻辑电路包含多个延时单元,每个所述延时单元选自下列任一种单元或其组合:缓冲器、反向器或传输门。
[0013]其中,所述反馈控制电路包括一个反向器(dly2)、一个三输入与门(dly3)、一个两输入与门(dly4)和一个两输入或门(dly5);所述反相器(dly2)的输入端与所述延时逻辑电路(dlyl)的输出端相互连接,作为所述反馈控制电路的所述第二输入端;所述三输入与门(dly3)的第一个输入端(10)与所述反向器(dly2)的输出端相互连接,所述三输入与门(dly3)的第二个输入端(II)与所述延时逻辑电路(dlyl)的输出端相互连接,所述三输入与门(dly3)的第三个输入端(12)与所述两输入与门(dly4)的第一个输入端相互连接,同时与所述延时逻辑电路(dlyl)的输入端相互连接,作为所述反馈控制电路的所述第一输入端;所述两输入与门(dly4)的第二个输入端与所述两输入或门(dly5)的输出端相互连接,作为所述反馈控制电路的所述第三输入端;所述两输入或门(dly5)的第一个输入端与所述三输入与门(dly3)的输出端相互连接,所述两输入或门(dly5)的第二个输入端与所述两输入与门dly4的输出端相互连接,所述两输入或门(dly5)的输出端即为所述反馈控制电路的输出端,输出用于异步电路的非对称控制信号。
[0014]其中,所述反馈控制电路包括第一反向器(dly2)、三输入与门(dly3)、第一两输入与门(dly4)、第一两输入或门(dly5)、第二反向器(dly7)、第二两输入与门(dly8)和第二两输入或门(dly9);所述第一反相器(dly2)的输入端与所述延时逻辑电路(dlyl)的输出端相互连接,作为所述反馈控制电路的所述第二输入端;所述三输入与门(dly3)的第一个输入端(10)与所述第二两输入或门(dly9)的输出端相互连接,所述三输入与门(dly3)的第二个输入端(II)与所述延时逻辑电路(dlyl)的输出端相互连接,所述三输入与门(dly3)的第三个输入端(12)与所述第一两输入与门(dly4)的第一个输入端相互连接,并同时与所述延时逻辑电路(dlyl)的输入端相互连接,作为所述反馈控制电路的所述第一输入端;所述第一两输入与门(dly4)的第二个输入端与所述第一两输入或门(dly5)的输出端相互连接,作为所述反馈控制电路的所述第三输入端;所述第二两输入与门(dly8)的第一个输入端与所述第二两输入或门(dly9)的输出端相互连接,所述第一两输入与门(dly8)的第二个输入端与所述第二反向器(dly7)的输出端相互连接;所述第二两输入或门(dly9)的第一个输入端与所述第二两输入与门(dly8)的输出端相互连接,所述第二两输入或门(dly9)的第二个输入端与所述第一反向器(dly2)的输出端相互连接;所述第一两输入或门(dly5)的第一个输入端与所述三输入与门(dly3)的输出端相互连接,所述第一两输入或门(dly5)的第二个输入端与所述第一两输入与门(dly4)的输出端相互连接,所述第一两输入或门(dly5)的输出端即为所述反馈控制电路的输出端,输出用于异步电路的非对称控制信号。
【附图说明】
[0015]图1是现有异步电路的基本结构不意图;
[0016]图2是现有异步电路四相位握手协议的不意图;
[0017]图3是现有的一种简单非对称延时单元原理模型示意图;
[0018]图4是现有非对称延时单元的工作波形图;
[0019]图5是本发明第一实施例的用于异步电路四相位握手协议的非对称延时电路单元电路结构示意图;
[0020]图6是本发明第一实施例的非对称延时电路单元的工作波形图;
[0021]图7是本发明第二实施例的用于异步电路四相位握手协议的非对称延时电路单元电路结构示意图。
【具体实施方式】
[0022]本发明提出的一种新型的可用于异步电路四相位握手协议的非对称延时电路装置的第一实施例,具体电路结构如图5所示。该电路在图3所示的电路的基础上引入反馈环,可以解决图3所示的电路无法直接应用于四相位协议的问题。
[0023]该电路中,由一个反向器(dly2单元)、一个三输入与门(dly3单元)、一个两输入与门(dly4单元)和一个两输入或门(dly5单元)构成反馈控制电路。
[0024]电路中dlyO单元为隔离缓冲器,主要目的是将电路的内部约束与电路的端口隔离开,方便在自动综合时为该电路设置约束。dlyl为延时可调节的延时单元,由一个或多个缓冲器组成。dlyl单元的输入来自于dlyO单元的输出。dly2单元为一个反相器,用于将输入的数字信号取反。dly2单元的输入来自于dlyl单元的输出。dly3单元为一个三输入与门,其三个输入端10、I1、12分别与dly2单元的输出、dlyl单元的输出、dlyO单元的输出相连。dly4单元为一个两输入的与门,其两个输入端10、11分别与dlyO单元的输出、dly5单元的输出相连。Dly5单元为一个两输入的或门,其两个输入端10、II分别与dly3单元的输出、dly4单元的输出相连。
[0025]该电路的工作过程如下,初始状态时输入信号A和输出信
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