输入缓冲器的制造方法

文档序号:9550892
输入缓冲器的制造方法
【技术领域】
[0001 ] 本发明是关于一种输入缓冲器。
【背景技术】
[0002]输入缓冲器普遍地应用在各式各样的数字电路中。输入缓冲器有许多种类,其中单端输入缓冲器具有一单端输入信号,当该输入信号传送时若越过一预定电压电平,则该输入缓冲器会触发。换言之,单端输入缓冲器会比较该单端输入信号和该预定电压电平,因此当该输入信号越过该预定电压电平时,该输入缓冲器的输出端会产生一状态变迁。其他种类的输入缓冲器包含一互补输入缓冲器,该互补输入缓冲器接收一对互补输入信号,当该对互补输入信号的其中一者传送时若越过该对互补输入信号中的另一者时,则该输入缓冲器的输出端会产生一状态变迁。
[0003]输入缓冲器经常使用于数字电路中以执行信号缓冲功能,例如提供高输入阻抗以防止过大的负载耦接至输入端。输入缓冲器也可提供施加至内部电路的有条件的输入信号,让这些信号具有适当界定的逻辑电平和状态变迁特性。虽然有这些特质,输入缓冲器也无法避免一些边际效应。例如,输入缓冲器用来做为延迟单元(delay cell)以在高速数字电路中传递信号时,当穿越点倾斜(skew)发生时,会有大电流发生。
[0004]据此,有必要提供一改良的输入缓冲器以解决上述问题。

【发明内容】

[0005]本发明提供一种输入缓冲器。该输入缓冲器包含一第一驱动电路,一第二驱动电路,一上拉电路以及一下拉电路。该第一驱动电路用以接收一第一输入信号,藉以产生一输出信号。该第二驱动电路用以驱动该输出信号。该上拉电路用以选择性地控制该第二驱动电路,藉以根据该第一输入信号和一第二输入信号以上拉该输出信号。该下拉电路用以选择性地控制该第二驱动电路,藉以根据该第一输入信号和该第二输入信号以下拉该输出信号。当该上拉电路控制该第二驱动电路以上拉该输出信号时,该下拉电路不会控制该第二驱动电路以下拉该输出信号,而当该下拉电路控制该第二驱动电路以下拉该输出信号时,该上拉电路不会控制该第二驱动电路以上拉该输出信号。
【附图说明】
[0006]图1显不结合本发明一实施例的一输入缓冲器的电路图。
[0007]附图符号说明
[0008]100输入缓冲器
[0009]102第一驱动电路
[0010]1022 P型晶体管
[0011]1024 N型晶体管
[0012]104第二驱动电路
[0013]1042 P型晶体管
[0014]1044 N型晶体管
[0015]106上拉电路
[0016]1062 P型晶体管
[0017]1064 N型晶体管
[0018]108下拉电路
[0019]1082 N型晶体管
[0020]1084 P型晶体管
[0021]109控制晶体管
[0022]110反向器
【具体实施方式】
[0023]在本发明的说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解,制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式,而是以元件在功能上的差异来作为区分的准贝1J。在通篇说明书及后续的请求项当中所提及的「包含」是一开放式的用语,故应解释成「包含但不限定于」。另外,「耦接」一词在此是包含任何直接及间接的电气连接手段。因此,若文中描述一第一装置耦接于一第二装置,则代表该第一装置可直接电气连接于该第二装置,或通过其他装置或连接手段间接地电气连接至该第二装置。
[0024]图1显示结合本发明一实施例之一输入缓冲器100的电路图。参照图1,该输入缓冲器100包括一第一驱动电路102, —第二驱动电路104, —上拉电路106, —下拉电路108,一控制晶体管109以及一反向器110。
[0025]该第一驱动电路102是用以驱动一第一输入信号SIN,以产生一输出信号/S0UT,其中该信号/S0UT与该第一输入信号SIN的相位相反。该第一驱动电路102根据该第一输入信号SIN的电压电平,以驱动该第一输入信号SIN至一供应电源电压Vdd或是一接地电压GND。参照图1,该第一驱动电路102包含一 P型晶体管1022和一 N型晶体管1024。该P型晶体管1022具有电性连接至该供应电源电压Vdd的源极,电性连接至该第一输入信号SIN的栅极,和电性连接至该输出信号/S0UT的漏极。该N型晶体管1024具有电性连接至该控制晶体管109的漏极的源极,电性连接至该第一输入信号SIN的栅极,和电性连接至该输出信号/S0UT的漏极。
[0026]在本实施例中,该控制晶体管109为一 N型晶体管。该控制晶体管109具有电性连接至该接地电压GND的源极,和电性连接至一控制信号SCTR的栅极,其中该控制晶体管109会由该控制信号SCTR所激发。该控制晶体管109负责控制该输入缓冲器100中的该第一驱动电路102和该第二驱动电路104的激发。举例而言,在本实施例中,一旦该控制信号SCTR由逻辑0电平转换至逻辑1电平时,该第一驱动电路102和该第二驱动电路104会被激发,一旦该控制信号SCTR由逻辑1电平转换至逻辑0电平时,该第一驱动电路102和该第二驱动电路104不会被激发。请注意该控制晶体管109仅用来例示本发明的一实施例,该控制晶体管109不应造成本发明不必要的限制。在本发明其他实施例中,该控制晶体管109可省略。在此状况下,该N型晶体管1024的源极电性连接至该接地电压GND。
[0027]此外,该反向器110是用以反向该输出信号/S0UT,以获得一非反向的输出信号S0UT。请注意该反向器110仅用来例示本发明的一实施例,该反向器110是提供一反向功能。在本发明其他实施例中,该反向器110可省略,或是以其他不背离本发明精神的元件替换。
[0028]该第二驱动电路104是用以根据该上拉电路106和该下拉电路108的控制而驱动该输出信号/S0UT至该供应电源电压Vdd或是该接地电压GND。该第二驱动电路104包含一 P型晶体管1042和一 N型晶体管1044。该P型晶体管1042具有电性连接至该供应电源电压Vdd的源极,电性连接至该上拉电路106的栅极,和电性连接至该输出信号/S0UT的漏极。该N型晶体管1044具有电性连接至该接地电压GND的源极(如果该控制晶体管109导通),电性连接至该下拉电路108的栅极,和电性连接至该输出信号/S0UT的漏极。
[0029]该上拉电路106包含一 P型晶体管1062和一 N型晶
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