电路、时间数字转换器、集成电路以及相应方法_3

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输入处理电路320或者时间数字转换器340 (TDC)。输入处理 电路320包括时间数字转换器340的模拟部件的部分以及TCD340的数字部件的部分。当 然,时间数字转换器340也包括数字数据处理电路330,数字数据处理电路330是TDC340 数字域的一部分。数字数据处理电路330包括滤波器420和被设计为利用Μ因子减小信号 的频率的下采样器430。因为下采样器430的原因,所以在TDC340中存在一个高运行频 域440,由虚线表示。该高运行频域(也被称为时钟域)的运行频率在本示例中被描述为 Μ· fREF0
[0064] 电路300还包括噪声消除电路360,下文将会详细说明。
[0065]噪声消除电路360与数字环路滤波器350耦合,数字环路滤波器350被设计或配 置为向可控振荡器310产生控制信号。环路滤波器350利用可被噪声消除电路360修改的 处理数据序列来产生控制信号CS。
[0066] 如上所述,分频器370被实现为多模分割器或多模式分频器。电路300是分数PLL电路。为了允许分频器用非整数、分数值对输出信号0S进行分频,多模分割器或分频器370 响应于由分割器控制电路380产生的分割器控制信号DCS而在至少两个不同分割器间进行 切换分割器控制电路分割器控制信号。此处,以信道字的形式的控制值CV(图3中不称为 CV)被提供至分割器控制电路380。分割器控制电路380也能在之前定义的高运行频域440 行。
[0067] 为使得能够相应地修改控制值或信道字,可以通过分割器450以因数Μ对信道字 进行分割来分割信道字。然后经分割的信道字或经分割的控制值CV被提供至Σ-Δ调制 器460,Σ-Α调制器460产生高速比特序列形式的分割器控制信号DCS,分割器控制信号 DCS在至少两个除数之间切换CV分频器370。例如,当信道字被2的幂次方分割时,可以通 过简单的删除或忽略一些信道字比特来执行分频器450。换言之,当Μ是2的幂次方时,可 以通过将信道字向最低有效位移动适当数量的比特来简单地丢弃一些信道字比特,从而实 现分频器450。
[0068] 当然,显然并不必需要在图3所示的高运行频域440内运行分割器控制电路380。 Τ⑶340和分割器控制电路380的高运行频域440的频率可能不同,也可能相同,例如,与数 字值序列的频率一致。
[0069]如上文所述,图3所示的电路300是分数PLL电路。相应地,由于分割器控制电路 380的除数根据分割器控制电路而在至少两个不同的除数值之间切换,会产生额外的相位 偏移。该相位偏移可通过噪声消除电路360进行补偿。为促进该功能的实现,噪声消除电路 360包括减法器470,减法器470被设计为从分割器控制信号(DCS)中减去可选地被分割的 信道字控制值。结果值表示分数PLL电路,特别是Σ-Δ调制器460的量化噪声的源。为 了减少量化噪声并提高对相位偏移的补偿,噪声消除电路360包括积分器480,积分器480 能够对提供该积分器的值进行积分,积分结果进而表示在分频器370的不同分割器间切换 引起的相位偏移增量。
[0070] 然后积分值会被提供给与TDC340的数字数据处理电路330相似的另外的数字数 据处理电路490。该另外的数据处理电路490也包括滤波器500及下采样器510,下采样器 510被设计为通过因子Μ减小提供给它的数据的频率。通过应用系统函数H(z)以及对序列 在频率方面进行下采样,另外的数据处理电路490从积分器480提供的表示总相位偏移的 数据产生相应的值序列。噪声消除电路360的滤波器500的系统函数可等于滤波器420的 系统函数。
[0071] 由于对从积分器480得到的值序列进行下采样,图3所示的噪声消除电路360再 次包括一个高运行频域440和一个低运行频域,图3中虚线表示其边界。此处的高运行频 域440可以与输入处理电路320产生的数字值的频率相同。
[0072] 依赖于实现方式,对从另外的数字数据处理电路490获取的数据进行校准可能是 可取的,这可通过对这些值进行倍增从而将其直接与TDC340或数字数据处理电路330提 供的处理数据序列组合。相应地,噪声消除电路360包括产生上述的消除信号的倍增器 520。随后利用结合器530(结合器530也可以是减法器)将消除信号进行组合以将该消 除信号与TDC340提供的处理值序列进行组合。此时在图3所示实施例中,消除信号从TCD 340的处理值序列中被减去。当然,在其它实施例中,可使用不同的结合器。
[0073] 在图3所示实施例中,噪声消除电路360直接与数字数据处理电路330的输出端 耦合。在其它实施例中,噪声消除电路360也可以与数字数据处理电路330的输入端耦合, 下文将会进行详细说明。在此情况中,TCD340可以不必被实现为闭合电路或单元,而是电 路300可被实现为基于时间数字转换技术的电路。然而,如上所述,下文会对一个示例进行 详细说明。
[0074] 值得注意的是,图3所示电路300在由参考信号发生器410产生的参考频率fREF的 Μ倍的高运行频域内运行。参考信号发生器410包括参考时钟信号发生器450和频率倍增 电路550,频率倍增电路550基于参考时钟信号发生器540产生的参考时钟信号产生Μ相 或Μ个边沿。频率倍增电路550的输出具有的频率为Μ·fREF,其作为参考信号REF_H被提 供至时间数字转换器340。附加项"_H"表示频率经由因子Μ被加大。
[0075] 当因此Μ是2的幂次方时,频率倍增电路550例如可利用延迟线和X0R门(X0R= 异或)的组合来实现。
[0076] 换言之,在可能有多边沿相位比较的DPLL架构中,参考信号REF_H和反馈信号RB 之间相位关系测量的数字编码通过数字滤波器H(z)处理,并下采样回参考时钟信号发生 器540提供的参考时钟速率。用于相位测量的多边缘参考信号REF_H可直接通过利用简单 电路从参考时钟540产生。作为一个实例,在各种应用情形中,甚至可以用相应的参考信 号,例如,多相参考振荡器。
[0077] 在DPLL电路300中,可控振荡器310 (DC0)产生的输出信号的频率为
[0078]fDC0=N·fRFF ⑶
[0079] 其中,N是分频器370 (MMD)的额定分割器值,如控制值或信道字所示。在图3所 示架构中,从参考时钟信号REF_H产生的Μ相用于进行多边沿相位比较,因而有效参考频率 为Μ·fREF。因此,信道字或控制值可除以Μ以得到相同的DC0频率:
[0080]
(4)
[0081] 此外,控制分频器370的Σ-Δ调制器460 (ΣΔ)也在高频率Μ·fREF运行。因 此,它会产生Μ边沿用于相位比较。在TDC340里输入处理电路320在每个时钟周期内输 出的Μ个代码或数字值会被数字数据处理电路330通过数字滤波器420 (系统函数H(z)) 以高速率过滤,并在数字环路滤波器350处理之前被下采样至低速率。滤波器H(z)可以通 常利用移位和加法器被实现为具有所需的过滤特性。
[0082] 为了在TDC340输出端准确地消除Σ-A调制器460的量化噪声,在噪声消除路 径或电路中可以应用以高速率运行的相同的滤波器H(z),然后跟随通过以Μ进行抽取。用 于缩放消除信号的数字环路滤波器350和倍增器520仍旧保持低速率。此外,因为Σ-Δ 调制器460和噪声消除电路360只用移位和加法器,可以预计数字功能只有轻微增长。
[0083] 当然,作为对上述架构的一种替代方式,Σ-Δ调制器460和噪声消除电路360可 以都以较低速率以较低速率运行,从而节省数字功率。但这样会导致TDC340的输入延迟 变化增加,进而会影响模拟功耗。此外,在这种情况或情形下,一些TDC架构可以在功率和 噪声方面有效运行。作为又一替换方式,在图3所示示例中,可以在结合器530执行了减法 后应用滤波器Η(ζ)和下采样,即数字数据处理电路330。这在当TDC的数字部件比较简单 且噪声消除电路360的倍增器520可以省略的时候是有利的。
[0084] 图4图示出基于图3所示电路的多边沿相位比较的原理。详细来说,图4中上部 的曲线表示参考信号发生器410中的参考时钟信号发生器540产生的参考时钟信号REF。 中间的曲线表示参考信号发生器410产生的参考信号REF_H。参考信号REF_H的频率相对 于上述参考时钟信号REF的频率以因子Μ增大。图4的下部曲线表示了分频器370产生的 反馈信号FB或DIV。如水平箭头所示,TDC340能够测量相位差并应用带有系统函数Η(ζ) 并将处理值序列下采样到参考时钟信号REF的频率的滤波器。
[0085] 换言之,在图1所示的传统DPLL电路中,TDC120只能够测量每个时钟周期内的 参考时钟REF和MMD输出DIV的相位差。相反地,在多边沿相位比较技术中,TDC340在每 个周期都多次执行相位测量,如图2和3的示例所示。
[0086]例如,此概念已经被示出为利用公式(2)的参数Μ并利用带有公式(2)中预先定 义的传递函数的移动平均滤波器来运作。因此,TDC码或数字值序列在每个时钟周期以高 速率2 ·fREF被平均,并转回频率fREF,这给出了约3dB的TDC噪声改善。如上所述,相位比 较的第二边沿可以通过逻辑X0R门和参考时钟产生及其利用例如适当设计的延迟线的延 迟形式来生成。Μ= 2时的测量表示所述架构实现了预期的带内噪声中的3dB改善,还因此 有积分相位噪声的减少。
[0087]因此,实施例使得能够在RF接收机、收发机、发送机、系列设备的I/O定时、图形应 用等应用中从TDC中减少噪声,TDC可用作产生RF信号的数字频率合成器。实施例使得能 够在对数字频率合成器内的功率相位噪声性能的权衡上具有更大的灵活性,这将有助于可 用于不同工程和宏的通用灵活的架构的开发,例如2G、3G、LTE、WiFi、FM广播、蓝牙及其他 应用。因此实施例包括具有多边沿相位比较的数字PLL,可用于数字PLL电路、频率合成、时 间数字转换器等。实施例例如可用于包括计算机系统架构和特性、大容量接口、如晶体管及 相应制造工艺的装置的大容量体系中。
[0088] 当然,实施例还包括时间数字转换器340,比起之前解释和说明的在无线通信系统 中
再多了解一些
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