一种基于fpga的dds多信号发生器的制造方法
【技术领域】
[0001]本发明属于信号发生器技术领域，尤其涉及一种基于FPGA的DDS多信号发生器。
【背景技术】
[0002]20世纪以来，大规模数字集成电路技术极大地促进了信息技术的发展。以集成电路作为设计平台与信息技术进行融合，可以达到设计功耗低、功能多、性能稳定等多方面优点。信号发生器在信息技术领域具有重要的应用，如工程测量、研究等。DDS技术以其优越的技术特点成为了当今信号发生器设计者首选的技术手段，同时与高速、高稳定性的数字逻辑芯片FPGA相结合完成设计，可以最大限度的体现其技术优势。
【发明内容】
[0003]本发明就是针对上述问题，提供一种失真度小的基于FPGA的DDS多信号发生器。
[0004]为了实现上述目的，本发明采用如下技术方案，本发明包括频率控制字部分、累加器、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择器、波形选择输入部分、高速DA部分、低通部分和信号输出部分，其结构要点累加器端口分别与频率控制字部分、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分相连，波形选择器端口分别与正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择输入部分、高速DA部分相连，高速DA部分、低通部分、信号输出部分依次相连。
[0005]作为一种优选方案，本发明所述累加器、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择器组合采用EP3C10E14芯片。
[0006]作为另一种优选方案，本发明所述波形选择输入部分采用触摸屏输入，所述信号输出部分输出指示信号端口与输出指示灯相连。
[0007]本发明有益效果。
[0008]本发明通过实验反复验证了该设计的正确性和合理性，最终能成功的输出三角波、正弦波、锯齿波、方波这四种常用波形。频带宽度为120HZ?9.5MHZ，与理论上的10MHZ的频带上限290比较贴近。该系统输出的波形与传统信号发生器相比具有明显优势，在输出较高频率的波形时，传统信号发生器会发生较明显的失真情况，而本系统失真度甚微。
【附图说明】
[0009]为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及【具体实施方式】，对本发明进行进一步详细说明。应当理解，此处所描述的【具体实施方式】仅仅用以解释本发明，并不用于限定本发明。
[0010]图1是本发明电路原理框图。
【具体实施方式】
[0011]如图所示，本发明包括频率控制字部分、累加器、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择器、波形选择输入部分、高速DA部分、低通部分和信号输出部分，其结构要点累加器端口分别与频率控制字部分、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分相连，波形选择器端口分别与正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择输入部分、高速DA部分相连，高速DA部分、低通部分、信号输出部分依次相连。
[0012]所述累加器、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择器组合采用EP3C10E14芯片。
[0013]所述波形选择输入部分采用触摸屏输入，所述信号输出部分输出指示信号端口与输出指示灯相连。
[0014]本发明采用DDS技术，设计出频率和幅度均可调的三角波、正弦波、锯齿波、方波这四种实验室常用的波形。在系统时钟的驱动下，每来一个时钟脉冲，频率控制字K便与相位累加器上次输出的相位地址结果相加，然后再将累加之后35的结果送至存储器中寻址。就这样，在时钟脉冲的驱动下，不断的进行相位的线性累加，累加器的溢出频率就是DDS信号输出频率。
[0015]DDS系统由相位累加器、Rom存储器、D/A转换器、低通滤波器构成。N位相位累加器由N位加法器和N位同步寄存器构成。Rom为只读存储器，存储着事先量化好后的波形幅度值。
[0016]本发明将选用Altera公司生产的Cyclone 3系列的EP3C10E144型FPGA芯片，采用较为常用易懂的Verilog硬件描述语言作为编程语言完成核心代码，同时结合多种EDA工具辅助完成设计。
[0017]本发明可集成多种工程应用中常用的信号源，采用DDS技术生成三角、正弦、锯齿、脉冲这四种波形。通过Verilog语言在FPGA芯片内部描述出DDS系统的数字电路部分，包括累加器、寄存器、波形存储器。为了选择灵活的控制输出波形，在芯片内部还应描述出波形选择器，该系统中频率控制字输入、波形选择、DA模块、低通滤波部分通过外围电路实现。
[0018]在该DA转换电路中，为了可以方便的调节输出波形的幅度值，故采用电位器调节参考电压的方法，来方便的调节幅度。通过实验证明，该幅度调节范围可达0到5V。
[0019]为了滤除掉DA模块输出的波形中的杂波和其他干扰信号，可以采用有源二阶滤波器滤波器，经过试验证明阶数为二的滤波器已经具有足够好的滤波效果了。除此之外还可选用阶数为7的椭圆滤波器，也具有很好的滤波效果。
[0020]以上内容是结合具体的优选实施方式对本发明作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明所提交的权利要求书确定的保护范围。
【主权项】
1.一种基于FPGA的DDS多信号发生器，包括频率控制字部分、累加器、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择器、波形选择输入部分、高速DA部分、低通部分和信号输出部分，其特征在于累加器端口分别与频率控制字部分、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分相连，波形选择器端口分别与正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择输入部分、高速DA部分相连，高速DA部分、低通部分、信号输出部分依次相连。2.根据权利要求1所述一种基于FPGA的DDS多信号发生器，其特征在于所述累加器、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择器组合采用EP3C10E14芯片。3.根据权利要求1所述一种基于FPGA的DDS多信号发生器，其特征在于所述波形选择输入部分采用触摸屏输入，所述信号输出部分输出指示信号端口与输出指示灯相连。
【专利摘要】<b>一种基于</b><b>FPGA</b><b>的</b><b>DDS</b><b>多信号发生器属于信号发生器技术领域，尤其涉及一种基于</b><b>FPGA</b><b>的</b><b>DDS</b><b>多信号发生器。本发明提供一种失真度小的基于</b><b>FPGA</b><b>的</b><b>DDS</b><b>多信号发生器。本发明包括频率控制字部分、累加器、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择器、波形选择输入部分、高速</b><b>DA</b><b>部分、低通部分和信号输出部分，其结构要点累加器端口分别与频率控制字部分、寄存器、正弦波数据部分、三角波数据部分、锯齿波数据部分相连，波形选择器端口分别与正弦波数据部分、三角波数据部分、锯齿波数据部分、方波波数据部分、波形选择输入部分、高速</b><b>DA</b><b>部分相连。</b>
【IPC分类】H03K3/02
【公开号】CN105322919
【申请号】CN201410365693
【发明人】富强, 唐安冉
【申请人】富强
【公开日】2016年2月10日
【申请日】2014年7月30日